先进工艺的更低阈值器件带来频率和功耗的降低。

首先，数字晶元的主要功耗是电容充放电的功耗，正比于 C imes V^{2} imes f ,频率不能降低，电源电压最好也不要降，可以通过：1、优化组合逻辑结构，2、采用动态电路、传输管电路结构替代经典的静态互补CMOS结构，减少寄生电容 C_{int} 和负载电容 C_{L} ，降低系统功耗。同时因为电容减少了，电容充放电时需要搬运的电荷 Q=C imes V 也会减少，电路延时 T_{p} = 0.69RC ，所以通过减少电容，电路性能也会得到提升。这可能是最好的办法。

其次，可以通过：1、设计时钟门控，2、或者优化状态转换过程，比如操作转换用格雷码设计，可以减少不必要的电路翻转f，从而减少电容充放电的次数，降低电路动态功耗。

再次，实在不行，也可以设计多电压域，或者宽电压动态调节，对于优化同步时钟带来的功耗浪费很有帮助。比如计算负载与存储负载随著系统运行不断波动的情况，可以动态调节两者的电压，既不降低整体运行性能，又能降低不必要的功耗浪费。举例，对于计算负载远大于访存负载的任务，计算电路采用标准电压，比如1.1V，而访存单元包括互连电路采用0.6V时，访存性能也能满足要求，但是由于访存单元的V_{DD} 只有原来的一半，所以电容充放电的功耗就只有原来的 frac{1}{4} 。

不是最后，待补充。

补充一个，标准单元库全定制，关键路径全定制。

1.先进工艺。

2.手动优化布局布线，能全定制设计更好。

3.降电源电压，这样会降低性能，所以只能使用更低阈值的器件，还是需要工艺支持……

另外，我是做射频的……所以以上纯属废话。

再另外，问下数字大神，优化代码及综合出来的实际结构可能才是在工艺受限制的时候的一种选择吧？

首先肯定是用更先进的工艺了。。

同工艺的条件下，功耗跟设计方案、编码风格、综合和后端策略都有关系。

推荐阅读：
相关文章