先進工藝的更低閾值器件帶來頻率和功耗的降低。

首先，數字晶元的主要功耗是電容充放電的功耗，正比於 C imes V^{2} imes f ,頻率不能降低，電源電壓最好也不要降，可以通過：1、優化組合邏輯結構，2、採用動態電路、傳輸管電路結構替代經典的靜態互補CMOS結構，減少寄生電容 C_{int} 和負載電容 C_{L} ，降低系統功耗。同時因為電容減少了，電容充放電時需要搬運的電荷 Q=C imes V 也會減少，電路延時 T_{p} = 0.69RC ，所以通過減少電容，電路性能也會得到提升。這可能是最好的辦法。

其次，可以通過：1、設計時鐘門控，2、或者優化狀態轉換過程，比如操作轉換用格雷碼設計，可以減少不必要的電路翻轉f，從而減少電容充放電的次數，降低電路動態功耗。

再次，實在不行，也可以設計多電壓域，或者寬電壓動態調節，對於優化同步時鐘帶來的功耗浪費很有幫助。比如計算負載與存儲負載隨著系統運行不斷波動的情況，可以動態調節兩者的電壓，既不降低整體運行性能，又能降低不必要的功耗浪費。舉例，對於計算負載遠大於訪存負載的任務，計算電路採用標準電壓，比如1.1V，而訪存單元包括互連電路採用0.6V時，訪存性能也能滿足要求，但是由於訪存單元的V_{DD} 只有原來的一半，所以電容充放電的功耗就只有原來的 frac{1}{4} 。

不是最後，待補充。

補充一個，標準單元庫全定製，關鍵路徑全定製。

1.先進工藝。

2.手動優化佈局布線，能全定製設計更好。

3.降電源電壓，這樣會降低性能，所以只能使用更低閾值的器件，還是需要工藝支持……

另外，我是做射頻的……所以以上純屬廢話。

再另外，問下數字大神，優化代碼及綜合出來的實際結構可能纔是在工藝受限制的時候的一種選擇吧？

首先肯定是用更先進的工藝了。。

同工藝的條件下，功耗跟設計方案、編碼風格、綜合和後端策略都有關係。

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