老師說10納米以上的晶元和10納米以下的晶元是完全的兩個概念，同時對intel計劃2017年發布7nm製程的處理器表示悲觀。那麼主要的問題有那些?導電溝道太短導致晶體管擊穿?還有量子效應到底是怎樣影響到晶元工作的？

謝邀，簡單講，挑戰就是良率問題，更小，首先對製造設備(光刻，離子注入，蝕刻，等離子沖洗，熱處理等)本身要求更高，其次就是製造後的電路因為更緊密的耦合影響，以及絕緣層更薄的漏電影響。最後不得不說對外圍電路設計以及軟體要求也會提出新的挑戰，沒辦法總有人要擦屁股，就看誰擦的有水準。
謝邀。

其實我也不是很懂，權且做一個拋磚引玉吧

一方面是工藝，首先寬度越窄，對於光刻工藝，摻雜工藝等工藝都是很大的挑戰，這方面是說能不能做出來的問題。另一個方面是器件本身的性能。特徵尺寸越小，器件會有越來越明顯的量子效應，在這一尺寸下器件的性能是否能保證和原先一致是一個很大的問題。

謝邀！

不知道你想問的是關於製造方面的挑戰，還是電路設計方面的挑戰？

如果是製造方面的，工藝製程越小，面積越小，現在的晶元處理能力要求很高，晶體管的數量都是幾十億級別，這樣，版圖的連線就越複雜，光刻的難度就越大，良率就沒法保證。

如果是電路設計方面的，那講起來就相當的複雜了，以後有時間我慢慢來回答吧。

"When Moores Law ends, it will be economics that stops it, not physics." -- Robert Colwell, DARPA

有錢，那都不是事兒（≧?≦）
【Kurzgesagt】[糖點字幕組]量子計算機——人類技術的登峯造極（中英雙語字幕）此處有詳細講解。而且...10nm的cannonlake已經被推遲到2017年了
當晶體管的尺寸縮小到一定程度（業內認為小於 10nm）時會產生量子效應，這時晶體管的特性將很難控制，晶元的生產難度就會成倍增長。驍龍 835 出貨時間推遲，X30 遙遙無期主要原因可能是要攻克良品率的難關。
10um材料就變了吧 要用duv了 全部flow要推倒重來

10nm以下在理論和工藝上已無多大障礙，目前最大的問題沒有解決如何穩定的提升產品的良率。

如果不能穩定的量產，再先進的製程也僅僅是好看而已。
推薦閱讀：
相關文章