▲台积电推出5奈米设计架构的完整版本。（图／达志影像）

记者周康玉／台北报导

台积公司今（3）日宣布,在开放创新平台(Open Innovation Platform,OIP)之下推出5奈米设计架构的完整版本，包括技术档案、制程设计套件、工具、参考流程、以及矽智财。透过此架构，将会加深客户初期试产与送样的基础。

台积电5奈米制程已进入试产阶段，相较于7奈米制程，5奈米创新的微缩功能在ARM Cortex-A72的核心上能够提供1.8倍的逻辑密度，速度增快15%，也产生出优异的SRAM及类比面积缩减。

台积电的5奈米设计架构包括5奈米设计规则手册、SPICE 模型、制程设计套件、以及通过矽晶验证的基础与介面矽智财，并且全面支援通过验证的电子设计自动化工具及设计流程。在业界最大设计生态系统资源的支持下，台积电表示，已经与客户展开密集的设计合作，为产品设计定案、试产活动与初期送样打下良好基础。

台积公司研究发展与技术发展副总经理侯永清表示，5奈米技术能够提供客户业界最先进的逻辑制程，协助他们解决人工智慧及5G所带动对于更多运算能力的需求。

侯永清表示，在5奈米世代，设计与制程需要密切的共同最佳化，因此，公司与设计生态系统伙伴紧密的合作，以确保在客户需要时能够提供经由验证的矽智财组合与电子设计自动化工具。台积电秉持著为客户服务的精神，协助他们在首次投片即获得成功，并且加速产品上市的时间。