如何看待台积电 2nm 制程研发取得突破，将切入 GAA 技术？
据台湾媒体报道，台积电冲刺先进位程，在 2nm 研发有重大突破，已成功找到路径，将切入环绕式栅极技术 (gate-all-around，简称 GAA)技术。
台媒称，三星已决定在 3nm 率先导入 GAA 技术，并宣称要到 2030 年超过台积电，取得全球逻辑晶元代工龙头地位，台积电研发团队一刻也不敢松懈，积极投入 2nm 研发，并获得技术重大突破，成功找到切入 GAA 路径。有什么值得关注的新技术？
这是给摩尔定律续命的必然结果。
给摩尔定律续命的道路上目前有两个阻碍，一是短沟道效应，二是量子隧穿。
全环绕栅(gate-all-around)是FinFET技术的演进，是一种用来抑制短沟道效应的技术。
要理解短沟道效应，先来看看传统MOS管的结构
这是一个nmos管，一般来说除去衬底外有三个电极，源(Source)，漏(Drain)，栅(Gate)。如上图所示，源漏极为n掺杂，其载流子为负电荷的电子，而源漏间硅基衬底为p掺杂，载流子是正电荷的空穴，在栅压为0情况下由于pn结势垒的影响nmos管处于无法导电的关断状态。当在栅极施加正的电压(对于p管相反)值超过一个阈值时，会将足够多的电子吸引到靠近栅极的衬底上，从而形成以电子为多子的导电沟道，此时nmos管处于打开状态，在源漏上的压差可以形成漏极电流。
上面简单的概括了一个管子是怎么样工作的，但是当管子源漏间距离减小，也就是一直提到的晶体管特征尺寸(7nm，5nm之类的)减小以后，原本在长沟道器件中可以忽略的一系列电磁作用变得不可忽略，导致一系列管子特性的恶化，统称为短沟道效应。短沟道效应最大的问题在于管子关不断了。就算栅压为0，在漏极施加的电压同样会形成较大的漏电流，这对大规模集成电路来说是个灾难，因为你光是上电啥也不干，晶元就那边发热。
FinFET和另外一种被称为「绝缘体上的硅」(SOI)技术就是被用于抑制短沟道效应，并成功给摩尔定律续命的技术。这两种技术分别代表两个大的方向，如下图所示，FinFET就是把栅从一面盖著沟道，变成三面围著沟道，加强栅对沟道的控制能力，从而减小短沟道效应。
而SOI则是在沟道下方生长额外的绝缘体层，让沟道自身的特性理想化，从而抑制短沟道效应。目前SOI最新技术可以把晶体管特征尺寸降到22nm。相比FinFET，SOI晶体管的模拟性能要好得多，尤其是在微波毫米波频段上比起FinFET有绝对优势。
上面说到FinFET实际上是增强了栅的控制力，但是到了3nm节点上，短沟道效应又嚣张起来了。而全环绕栅技术是FinFET的演进版本，盗一个三星的广告图，示意了FinFET到全环绕栅的演进，概括来就是:三面不够，四面来凑。
继续给摩尔定律续命现在可以预见面临两个问题。一是继续降低特征尺寸，带来的性能提升可能无法抵消成本提升。全环绕栅技术肉眼可见地提高了工艺难度，带来的成本增加可能会比较恐怖，因此客户可能会越来越少，最后击垮技术发展的可能会是市场(尤其是现在主流工艺早停留在28，40，65甚至90nm节点上，同时需要说明的是，现在先进位程的特征尺寸，可以看成是一个「商标」，不代表实际栅长。)。第二就是目前无法逾越的理论极限，量子隧穿效应带来的漏电流。继续降低特征尺寸，如果在保证控制好短沟道效应的情况下，也是不可行的。1nm工艺节点下硅大概就10个原子，继续降低特征尺寸，硅原子数量变少的直接后果就是势垒越来越低，越来越多的电子可以获得足以跨越势垒的能量，从而形成漏电流。这个效应目前理论上无解，或将最后终结人类在降低晶体管特征尺寸上的所有努力。
其实GAA技术不是什么新鲜的东西了，早在1990年的时候，IMEC在开发抗辐射元器件的时候，为了降低器件的氧化层厚度，提出了用高质量的氧化层环绕硅膜的概念，这是GAA概念被首次提出（但是用非平面半导体工艺制备出相似器件在此两年前的EDL上已经有报道了）。器件结构如图1所示。器件在制作出来之后，发现栅对于沟道的控制能力大大改善，器件工作性能得到极大优化。但鉴于其工艺复杂且为非平面结构，受当时的半导体工艺所限，故该器件未进行大规模应用。
后面这种怪异的3D结构在2006-2008年的时候才被记起，在那几年的IEDM上偶有出场，巧合的是那个时候正是finfet技术投入业界的前夜,finfet-a self-aligned double-gate MOSFET scalable to 20 nm,粉墨登场。finfet的优势在于缓解了短沟道效应带来的漏电问题和减小栅长度时带来的输出电阻问题，同时只需要把fin的高度增加，就可以提高器件的驱动能力。因此finfet击败了自己的孪生兄弟FD SOI，成为了foundry的宠儿，扛起了引领IC产业进步的大旗。
十年转眼过去，北京房价从一平一万三涨到了四万，技术节点也从22nm进展到了个位数，硅农们也发现了finfet遇到的两个问题：
（1）在有效栅长15nm，fin在5nm时，finfet遇到了严重的静电问题
（2）随著工艺的scaling down，finfet里面fin的个数需要从两个削减到一个，这就会使得器件的工作性能降低，为了补偿因为fin个数损失的性能，需要把fin的高度做得更高，但这会让工艺更加复杂，器件也更加难以大规模集成。
因此基于GAA工艺的各种神仙结构被不断提出以取代finfet，如图2中的b所示，nanosheet可以理解为栅极环绕多个沟道，多个沟道之间相互堆叠，可以理解为图1右侧结构的plus版本，以达到极佳的沟道控制能力。
之后为了进一步地增加集成度，需要解决另一个问题，就是N管和P管间的距离。在传统finfet工艺中，N和P晶体管之间需要相隔三个fin的长度，极大地制约了器件的集成。为了让NMOS和PMOS在版图中可以离得更近，图2中c所示的forksheet结构被提出，即在半导体加工过程的栅极形成之前长一层隔离层,隔离层在工艺过程中会将N管和P管的沟道完全隔开，使得N和PMOS可以做得很近，极大节省了空间。
不同于forksheet的造一堵墙，图2的(d)互补FET技术是直接将通过将晶体管堆叠，可以看出是把NMOS堆在了PMOS的上面，这样设计SRAM单元，可以减少高达50%的面积。
在2020年的ISSCC上，IMEC的Nadine Collaert女士提到，在3nm以下，很难再使得单个晶体管的性能再有提升，能做的只是提高集成度，降低功耗。所以从3到2，优化的程度可能并没有那么明显。
可能是模拟做多了，个人认为真的没必要去过于神化先进工艺带来的变化。摩尔定律里面讲的晶体管数量翻一番只是字面意思，换种思路，是否能理解为单位面积上的晶体管所构成的电路性能提升一倍呢，不管怎样续命，摩尔定律总会终结的，一个硅晶胞的边长就有0.54nm那么大。过分追逐先进工艺并不明智。记得胡正明先生讲过，只要做出更加智慧的器件，半导体产业就会继续发展向前。
有人说为什么台积电迈向GAA为啥比三星晚？迈进去了又意味著什么？简单的说三句：
1. GAA晶体管最早的实验室产品首发来自IBM, 三星是IBM技术联盟中的重要成员，所以三星最先进去很正常；
2.迈得晚，不如迈得巧。因为GAA晶体管的工艺制程整合难度很高，直接影响量产良率，所以无论是先来者还是后到者，现在都卡在门槛上；
3.都在等ASML关键设备的，也就是遥遥无期的High-NA光刻机，否则就算工艺难关突破了，产能依然起不来，大家还是只能聚在门口打麻将。
之前写了篇文章，对GAA有兴趣的朋友可以一读。
https://zhuanlan.zhihu.com/p/156744506
15年的时候，牙膏厂就说7nm研发成功了。。
熟悉工艺的读者应该都知道，一个新工艺能被发布若干次，要不多说点，谁会关心这呢？
第一次的标题往往是：重磅！XXnm研发成功！
第二次的标题往往是：威武！XXnm试产成功！
第三次的标题应该是：终于！XXnm大规模出货！
第一次到第三次，至少需要两年时间。
现在的标题还在第一次之前，
yy了下一代
手动狗头
广告词就是
我们在栅极里插入原子链
实现真正的一纳米工艺
手动狗头
GAA分别被台积电和三星认证了，再次证明了GAA是finfet接班人，可以继续推进到1nm，摩尔定律可以再续命至少5年。再之后目前还没有路线图。
台积电2nm上GAA已经是非常晚的了。首先明确一下台积电的7nm节点、三星的7nm-4nm以及Intel的10nm都是在同一个节点上，密度都是在100MTr附近。按照TSMC近年来每个一代密度提升大约1.8X的趋势来看，台积电的2nm很可能是在524附近，而之前的5nm和3nm分别是291和171附近。
为什么要说密度呢？因为台积电实质上是一个对新技术非常保守的厂商，一切为了量产求稳。三星会在2021年的3nm节点（三星命名注水了，实际和台积电5nm密度类似略高）上了GAA，也就是200的密度节点。而Intel目前说是5年内量产，最大可能是5nm节点，估计密度在400左右。
那么问题就来了，三星最后的FinFet工艺密度是4LPE/5LPE这波，大致上不超过150MTr，Intel则是7nm，大约在200-240MTr，而台积电则是291MTr。那这个和说台积电保守有什么关系？且看下图或这个文章：MebiuW：次世代半导体工艺预览：3nm的新战场 。就目前的技术趋势来说，FinFet最后的大限就是Intel 10nm的三倍密度，也就是大约300MTr附近，台积电的N3刚好卡在FinFet的极限。
所以说对于新技术，台积电是能避免就避免上的，HKMG时代 台积电是来的最晚的，Intel 45nm就上了，三星32nm，台积电拖到第二版28nm。 FinFet时代 Intel 22nm上了，三星14nm也更早量产，台积电最晚。在光刻遇到瓶颈的7nm节点，台积电即不和Intel一样尝试高风险SAQP，也不和三星一样等EUV，绝大部分节点通过控制尺寸刻意避开EUV，后续也只有少量的N7+量产。这回台积电对于GAA态度也是一样。
因此从正向看，台积电这种做法能够有效的保障工艺的进度理想良率给力。但是从反面看，台积N5 N3在密度上会有大改进，但功耗、性能提升都非常可怜。比如Intel的14nm，从14打磨到14++（第一版14++），性能提升26%或者功耗下降52%。而台积电从7nm演进两代到3nm，功耗下降47%~51%，性能提升26%~33%，看起来就是真的空有密度。
这又如何呢，我英特尔依然坚守14nm
你们只知道向前走，喜新2nm厌旧14nm。只有我英特尔依然记得历史的辉煌，依然牵著14nm温婉的柔荑，不敢与君绝。
无论是14nm/7nm，还是现在吵吵的5nm/2nm，千万不要把它跟晶元器件的某个实际参数挂钩，最好把这堆数字纳米理解成一个个的品牌，就好比小米6/7/8/9……n，华为mate20/30/40。比较制程，更合理的是比较器件密度。
另外，晶圆厂制程的利润度并不跟制程的先进程度成正相关，也就是说同样生产一块晶圆，先进的制程不见得比差一些的制程更赚钱。这是因为先进位程一般良率低于成熟制程，并且在生产过程中，先进位程对于物料的消耗也远大于成熟制程。如果新制程的良率过差，成本过高，那客户不见得买账。
那些吹嘘未来1nm，甚至0.1nm工艺的，听听就好，单个硅晶胞的边长都＞0.5nm，啥工艺能做出无缺陷的单硅层？那还是半导体吗？而实际加工中还要生长各种其他辅助材料层
别叫摩尔定律，叫摩尔规律好不好？搞得和什么数学公式一样，实际上就是一工业现象而已。
台积电的7nm+和intel的10nm并没有差多少，而intel公布的7nm可是比tsmc的5nm还要强
制约摩尔定律的不是什么物理尺寸极限，euv，材料
而是钱
换句话说，想要维持摩尔定律，就得不断地吸引新用户进入，否则只靠存量，无法支撑这么大的资本开支。
谁能保证2nm制程就一定会吸引更多的用户来买？
那为啥半导体界一直没法应用450mm晶圆，是真的做不出来么？是钱不够啊。。
所以啊，tsmc这种行为，更像是商业宣传
评论里说得好，为啥后面我又说成摩尔定律了，因为我也被洗脑了。最近才想明白，一时半会没转过来
【晶元制造成兵家必争之地，得台积电者得天下】
7月19日，日媒《读卖新闻》称，日本政府正考虑邀请晶元代工龙头企业台积电和其他海外晶元制造商，与日本国内的制造商及研究机构建立合作伙伴关系，共同打造一座先进晶元制造工厂。
对此台积电同日回应称，台积电不排除各种可能性，但目前没有相关计划。
这一说法看起来有些眼熟。今年5月12日，台积电还表示「没有赴美建厂计划」。但仅仅 3 天后，台积电就宣布，将斥资 120 亿美元，在美国亚利桑那州建立一座晶元工厂，采用5纳米技术生产，月产能2万片，直接提供超过 1600 个高科技技术岗位。
作为全球最大的半导体代工企业，台积电不仅仅意味著全球顶尖的晶元制造技术，还意味著大量的高端就业机会，现在更意味著商业战争的话语权。
在全球晶元产业链上，日本的竞争优势在于生产半导体材料。在过去很多年里，日本以垄断性的优势控制著氟聚醯亚胺、抗蚀剂和高纯度氟化氢这三种材料的生产，它们都是智能手机和集成电路晶元等产品的重要生产材料。
去年7月，因为日韩关系交恶，日本政府宣布限制这三种材料对韩出口。断供政策掐住了韩国晶元制造业的喉咙，迫使韩国三星电子副会长李在镕、海力士CEO李锡熙等人飞赴日本，请求对方恢复供应。磋商未果后，韩国政府甚至把日本政府告上了世贸组织。
但是，日本在晶元设计和制造上还是逊色于有英特尔的美国和有三星的韩国。日媒称，日本已经向英特尔和台积电抛出了橄榄枝，并计划在未来几年内向海外晶元制造商提供总计数千亿日元(折合数十亿美元)的资金。
日媒分析，日本政府希望结合全球强大的半导体厂商在该国建立工厂，不仅掌握先进技术，还能确保日本相关的半导体组件和设备制造商供货稳定。
在如今「逆全球化」的背景下，对于有晶元需求而无晶元产能的国家来说，俨然是「得台积电者得天下」。常驻台湾的技术分析师本·汤普森曾评价说，「台积电想呆在中间，想当瑞士。但这种做法已经到了不可持续的时候了。」
2020年第一季度，台积电 56%的营收来自北美，22%的营收来自中国。7月17日，台积电表示，鉴于美国商务部在晶元领域对华为的制裁新规，目前不计划在9月14日之后为华为供货。
1931年，张忠谋生于浙江宁波，其父曾任宁波市鄞县财政局长，其母是宁波清代著名藏书家徐时栋的后人。 当年918事变，日本侵华。
1931年-1940年，一家人为避战乱辗转迁徙于南京、广州、重庆、上海、香港，童年时光大部分都在香港度过。
1941年，太平洋战争爆发，日本入侵香港，其父张蔚观携妻带子前往重庆，张忠谋进入重庆南开中学就读。
1949年，新中国成立，18岁的张忠谋进入美国哈佛大学，全校1000多位新生，他是唯一的中国人。
1950年，张忠谋转学到麻省理工学院，专攻机械工程。
1954年，获美国麻省理工学院机械系硕士学位
1955年，24岁的张忠谋就职于波士顿附近的一家电器公司Sylva-nia半导体部门工程师，踏入半导体业。当时，他手握包括希凡尼亚和福特汽车在内的4家公司聘书，心情却很低落。因为从麻省理工学院机械系拿到硕士学位后，他一心想攻读博士，却没有通过资格考试。
1958年，27岁的张忠谋来到德州，进入德州仪器，为德州仪器第一个中国员工。当时德州仪器年营业额不到1亿美元。沉浸在半导体技术研发中的张忠谋常与同事、集成电路(IC)的发明人杰克?基尔比(Jack Kilby)一起喝咖啡、谈研究，目击了集成电路的发明历程。
1964年，获美国斯坦福大学电机系博士学位，并重回德州仪器。
1965年，升任集成电路部门总经理。
1972年，先后就任德州仪器公司副总裁和资深副总裁，是德州仪器的第三号人物，仅次于董事长和总裁。此时德州仪器早已成为世界第一，在全球有6万员工，其中一半归张忠谋管。是最早进入美国大型公司最高管理层的华人。
1985年，张忠谋放下「美国梦」，回到台湾担任工业技术研究院院长。
1987年，55岁的他创立台积电，开创的晶圆代工(foundry)模式。
1998年，台积电用了11年，才在0.18微米制程上勉强赶上IDM，有了足够的竞争力。
2000年起，12寸厂成为新建晶圆厂主流，但一座造价高达25至30亿美元，不仅中小IDM负担不起，大型IDM要投资也常显吃力，台积电开始获得越来越多的重量级客户，台积电开始腾飞。
2007年后，智能手机兴起，苹果和高通、海思的大量订单让台积电不断加速追赶世界领先。
2013年，16nm工艺接近英特尔14nm工艺，开始赶超英特尔
2017年，台积电7nm工艺试产，英特尔10nm推迟，台积电终于成龙，进入无人区。此时，台积电成立30年。
2018年张忠谋退休。
2nm不是天上掉下来的。
没有张忠谋在美国几十年半导体行业的积累，有没有台积电都难说。这是积累。
成立后落后11年，能坚持下来，等到了2000年的腾飞，这是耐心。
台积电的加班比华为更凶，现在世界顶尖，依然没有松懈，这是努力。
资本控制下的fab给技术路线取名完全是为了噱头、蛊惑人心，22nm是i家第一个finfet工艺制成，实际的沟道长度以前看过i家iedm的论文好像是四五十纳米，其实finfet工艺以前的纳米高k-金属栅工艺也就是传统平面栅结构的极限是32nm（i家的路线，工艺特征尺寸跟其他几家比算是比较有良心的），这个也不是准确的沟道长度。
在纳米尺度下，不仅仅是超严重的短沟道效应，还有逼近硅原子尺度的波粒二象性、沟道掺杂的薛定谔分度等等量子理论的问题，宏观上看整个器件的泄漏电很大，电子和空穴传输分布不再是传统经典的半导体理论能解析，按照摩尔定律提升晶体管密度来推进性能升级的成本极其巨大，一大批风光一时的fab被卖掉、合并收购，最后先进纳米工艺就tsmc、i家和三棒，amd的弃子格罗方德也放弃了与finfet路线截然不同的的另一条soi技术（由几家包括ibm、ti、motorola巨头主导的工艺路线，本质还是平面栅工艺，在模拟射频性能优势很大）转投finfet。
前两年读研时在iedm上就读过几篇三棒的GAA(gate all around）文章，确实环栅工艺很吊，可是个人觉得其实是finfet的升级版，增强栅控抑制短沟，创新性有些索然无味，远不如当年soi超绝缘衬底上高性能晶体管、平面栅到鱼鳍型环栅finfet强栅控晶体管带来的华丽惊艳的问世
目前，世界上最先进的晶元制程工艺是5纳米工艺，而掌握这项技术的还只有台积电和三星。
在三星著力与台积电争夺5纳米订单，英特尔和AMD还在推进7纳米制程的时候，台积电又放出了一个大招——2纳米制程取得了重大突破！
2纳米制程取得重大突破，将切入GAA技术
台湾《经济日报》今天报道了台积电2纳米研发取得重大突破的消息，称台积电已找到成功路径，将切入GAA（环绕闸极）技术，为台积电发展鳍式场电晶体（FinFET）取得全球绝对领先地位之后，迈向另一项全新的技术节点。
尽管劲敌三星已早一步切入GAA，台积电仍有信心以2纳米切入GAA技术，在全球晶圆代工市场持续维持绝对领先地位。
这是台积电继去年9月正式对外宣告投入2纳米技术研发后，在2纳米技术的重大进展，凸显了台积电强大的研发实力。
预计台积电最快会在下个月举行技术论坛，宣告这项重大的技术成果。对此，台积电方面尚未作出回应。
业界推断，台积电2纳米将在2023至2024推出
除了宣告台积电2纳米工艺取得重大突破后，《经济日报》还提到了台积电7纳米、5纳米、3纳米和2纳米的订单及研发进程。
据了解，台积电3纳米预计明年上半年在南科18厂P4厂试产、2022年量产。业界以此推断，台积电2纳米推出时间将落在2023年到2024年间。
台积电在今年4月曾宣布，3纳米仍会沿用FinFET技术，主要考量是客户在导入5纳米制程后，采用同样的设计即可导入3纳米制程，可以持续带给客户有成本竞争力、效能表现佳的产品。
不过，面对三星已决定在3纳米率先导入GAA技术，并宣称要到2030年超车台积电，取得全球逻辑晶片代工龙头地位，台积电研发大军一刻也不敢松懈，积极投入2纳米研发，并获得重大技术突破，成果找到切入GAA路径。
台积电负责研发的资深副总经理罗唯仁还为此举办了庆功宴，感谢研发工程师全心投入，为台积电在先进技术布局，做出了重大的贡献。
罗唯仁目前是台积电最资深的副总经理，原本计划在三年前退休，被董事会慰留，持续领导台积电研发向前冲刺。
台积电目前重点与三星争夺5纳米订单，3纳米将沿用FinFET技术
虽然台积电对此刻意保持低调，也并未宣布2纳米将采用何种制程技术。不过，台积电供应链透露，由于FinFET在3纳米以下即会碰到瓶颈，因此台积电选择切入GAA技术，脚步却比三星晚。但台积电有信心会领先竞争对手，持续占领全球晶圆代工龙头地位。
台积电目前的重点在5纳米制程与三星的决战，从台积电目前满载的订单来看，在5纳米制程上再次胜过三星，独揽了苹果新世代A14处理器代工大单，未来3纳米即使沿用FinFET技术，仍会以优越的成本优势获得大量订单。
喜欢的朋友可否点赞、关注一下呀 @恰AI
intel才是正确方向，对比三星的榨取剩余价值，和台积电的修修补补。intel才是从根本上思考的公司。
也许高通-台积电/三星再牛，他们更倾向于商业利益，intel多少还能考虑到行业未来
就行谷歌再牛，都无法成为微软，因为夯实这么坚实的基础，不是谷歌这种科技公司能做好的。。。。
推荐阅读：
