现有的FPGA开发用到的HDL语言有哪些呢？各有什么优劣？ ?
to name a few：
VHDLVerilogSystemC
vhdl语法严格，以前综合软体弱的时候流行，但用起来不方便，所以现在大家都不怎么用了。不过基本看个一个下午写个模块问题不大。
verilog语法约束少，写起来方便。用得比较多，从ic前端到产品开发都流行。但也开始旧了。
sv现在开始流行，原先就只有模拟验证用，现在能用都喜欢用。快啊。
sc目前还停在模拟验证平台上。用于系统级模型。
优秀的SpinalHDL你值得了解下：
FPGA图像处理——老戏新说?mp.weixin.qq.com1、VHDL语法比较严谨，是工业标准，如果决定在FPGA方面有所深造，建议学一下。规范的语法，有助于养成良好的编程习惯。2、verilog语法相对比较宽松，上手容易，推荐偏硬类的初学者。
3、SystemC，FPGA开发用到的很少（几乎没有 ），主要是设计晶元用到的。
labview fpga实现起来比较简单直观。fifo，ram基本拖一下就好了，能够使用现成的xilinx ip核，基本上好的设计能够直接截图作为系统示意框图。缺点是只能使用x家的片子且只能使用labview在线调试，无法使用chipscope等在线调试工具。
verilog灵活 入门快
VHDL比较严肃的感觉
个人建议是：熟练掌握verilog 会看、会改VHDL 即可If you have to choose, system verilog &> verilog &> VHDL.
VHDL语法严格，打算做大规模逻辑设计的必需要熟练掌握。
Verilong 容易上手，适合初学者
HDLs for digital circuit design:Hardware description language
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