現有的FPGA開發用到的HDL語言有哪些呢？各有什麼優劣？ ?
to name a few：
VHDLVerilogSystemC
vhdl語法嚴格，以前綜合軟體弱的時候流行，但用起來不方便，所以現在大家都不怎麼用了。不過基本看個一個下午寫個模塊問題不大。
verilog語法約束少，寫起來方便。用得比較多，從ic前端到產品開發都流行。但也開始舊了。
sv現在開始流行，原先就只有模擬驗證用，現在能用都喜歡用。快啊。
sc目前還停在模擬驗證平臺上。用於系統級模型。
優秀的SpinalHDL你值得了解下：
FPGA圖像處理——老戲新說?mp.weixin.qq.com1、VHDL語法比較嚴謹，是工業標準，如果決定在FPGA方面有所深造，建議學一下。規範的語法，有助於養成良好的編程習慣。2、verilog語法相對比較寬鬆，上手容易，推薦偏硬類的初學者。
3、SystemC，FPGA開發用到的很少（幾乎沒有 ），主要是設計晶元用到的。
labview fpga實現起來比較簡單直觀。fifo，ram基本拖一下就好了，能夠使用現成的xilinx ip核，基本上好的設計能夠直接截圖作為系統示意框圖。缺點是隻能使用x家的片子且只能使用labview在線調試，無法使用chipscope等在線調試工具。
verilog靈活 入門快
VHDL比較嚴肅的感覺
個人建議是：熟練掌握verilog 會看、會改VHDL 即可If you have to choose, system verilog &> verilog &> VHDL.
VHDL語法嚴格，打算做大規模邏輯設計的必需要熟練掌握。
Verilong 容易上手，適合初學者
HDLs for digital circuit design:Hardware description language
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