CPU 在流片之前怎么评估其性能？
cpu在流片之前怎么评估其性能，所谓的硅前评估测试。用FPGA模拟模拟，其他方法呢？求高人说下。
补充一下 @泰罗Taro 的答案，除了模拟器跟FPGA，现在synopsys之类的EDA公司还推出了一些通过专用硬体来加速模拟的emulation system，比如zebu，较模拟器来说，模拟速度有了不小的提高，而且相对FPGA来说，可以进行更大规模的模拟。实际上FPGA做原型验证的话，工作量很大，而且因为FPGA容量的限制，对于一个处理器来说，Xilinx家最大的V7还嫌太小，所以要把一个设计分割到多片FPGA上，比如Synopsys家的HAPS72就放了两块目前最大的v7 2000t，提高容量的代价就是要增加设计分割的工作量，满足时序变得非常困难
PS:推荐去评论区看看 @太初有为的评论简单说，没看懂题目也没看懂前面几个回答。
FPGA一般是跑功能的，不是跑性能的。emulation也是一样，这都是为了保证功能正确。
性能一般就是STA呀。功耗等不够准确的话，跑spice 或者fastspice 。
这玩意儿准或者不准，根本没有标准。STA的库至少10-15%的margin，85度或者125度加上工艺差可能性能/功耗差个20%。
当然如果以龙芯为准绳的话，我就不去找标准了。++++
再次看了楼上几位的回答，特此做一下纠正。我和谢丹的回答准确的来讲应该是评估晶元的性能，职业使然，看到流片直接将其归类为晶元。对ee的工程师来讲更愿意从物理的角度去解释，对CS的工程师来讲更愿意从数学的角度去解释。在CPU的设计中架构决定了主要性能，而这种性能在物理设计者的眼中就是功能。++++
只说数字。赞同谢丹的说法。fpga只是验证功能，具体性能应该包括能跑多快，功耗如何，漏电大小，是否耐高低温等。频率由sta来保证，sta越严格性能越好，对于功耗，会借助model进行模拟，使用eda工具计算，signoff标准越严格，性能越好。总的来说整体性能在流片全部需要借助model来分析，model越悲观，signoff标准越严格，则性能越好。模拟又有模拟自己的准则，但一条不变，性能好坏很大程度取决于model是否准。
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系统端各种C＋＋模型。
晶元端各种STA，gate level simulation 模型，然后把数据反馈到以上的C＋＋模型中。
除了搭fpga原型，还可以用模拟加速器，三大eda厂商都有对应的产品，cadence的palladium，mentor的veloce，synopsys的zebu，从用户的角度来看，前两者软硬体界面相似度很高，虽然一个基于专用cpu，一个基于专用fpga；zebu相比前面两个大块头明显袖珍很多，性能也会好一些，但它的io一直是个短板
http://techreport.com/review/28126/semiconductors-from-idea-to-product
Semiconductors from idea to product
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