CPU 在流片之前怎麼評估其性能？
cpu在流片之前怎麼評估其性能，所謂的硅前評估測試。用FPGA模擬模擬，其他方法呢？求高人說下。
補充一下 @泰羅Taro 的答案，除了模擬器跟FPGA，現在synopsys之類的EDA公司還推出了一些通過專用硬體來加速模擬的emulation system，比如zebu，較模擬器來說，模擬速度有了不小的提高，而且相對FPGA來說，可以進行更大規模的模擬。實際上FPGA做原型驗證的話，工作量很大，而且因為FPGA容量的限制，對於一個處理器來說，Xilinx家最大的V7還嫌太小，所以要把一個設計分割到多片FPGA上，比如Synopsys家的HAPS72就放了兩塊目前最大的v7 2000t，提高容量的代價就是要增加設計分割的工作量，滿足時序變得非常困難
PS:推薦去評論區看看 @太初有為的評論簡單說，沒看懂題目也沒看懂前面幾個回答。
FPGA一般是跑功能的，不是跑性能的。emulation也是一樣，這都是為了保證功能正確。
性能一般就是STA呀。功耗等不夠準確的話，跑spice 或者fastspice 。
這玩意兒準或者不準，根本沒有標準。STA的庫至少10-15%的margin，85度或者125度加上工藝差可能性能/功耗差個20%。
當然如果以龍芯為準繩的話，我就不去找標準了。++++
再次看了樓上幾位的回答，特此做一下糾正。我和謝丹的回答準確的來講應該是評估晶元的性能，職業使然，看到流片直接將其歸類為晶元。對ee的工程師來講更願意從物理的角度去解釋，對CS的工程師來講更願意從數學的角度去解釋。在CPU的設計中架構決定了主要性能，而這種性能在物理設計者的眼中就是功能。++++
只說數字。贊同謝丹的說法。fpga只是驗證功能，具體性能應該包括能跑多快，功耗如何，漏電大小，是否耐高低溫等。頻率由sta來保證，sta越嚴格性能越好，對於功耗，會藉助model進行模擬，使用eda工具計算，signoff標準越嚴格，性能越好。總的來說整體性能在流片全部需要藉助model來分析，model越悲觀，signoff標準越嚴格，則性能越好。模擬又有模擬自己的準則，但一條不變，性能好壞很大程度取決於model是否準。
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系統端各種C＋＋模型。
晶元端各種STA，gate level simulation 模型，然後把數據反饋到以上的C＋＋模型中。
除了搭fpga原型，還可以用模擬加速器，三大eda廠商都有對應的產品，cadence的palladium，mentor的veloce，synopsys的zebu，從用戶的角度來看，前兩者軟硬體界面相似度很高，雖然一個基於專用cpu，一個基於專用fpga；zebu相比前面兩個大塊頭明顯袖珍很多，性能也會好一些，但它的io一直是個短板
http://techreport.com/review/28126/semiconductors-from-idea-to-product
Semiconductors from idea to product
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