怎么样提高verilog代码编写水平？

从事DFT工作。目前仅限于写一些简单模块。自学的话如何提高verilog编写水平？

对于IC设计(ASIC、FPGA)来讲，重要的是电路结构，而语言只是一个工具。心中对要实现的功能有整体的电路结构框架，而后才是用语言进行实现。Verilog的可综合语法用手指头都能数的过来，最终要的是电路设计思维，心中有电路才是首要的。

其次，无论是Verilog还是SystemVerlog，语法的简单也意味著往往需要重复造轮子的地方太多，动不动代码行数就以千行计，而且往往低级错误一大堆(关键是编译器还不检测)。而读别人的Verilog代码也是一件痛苦的事情。

以图像处理领域为例，往往是演算法设计工程师在matlab或者其他地方实现演算法验证，随后交给设计人员去实现，而针对矩阵运算、计算过程的位宽扩展和截取，对于演算法工程师是不care的，而对于逻辑设计工程师而言这一部分是需要慎之又慎的处理以避免出错，往往这是需要大量时间去处理的。

对于真实的生产环境，资本家是追求高效和快速的，Verilog/SystemVerilog对于新的演算法实现原型验证周期太过于漫长，而HLS则对于面积和性能都无法有效的保证。目前我们团队内部设计主推SpinalHDL，在保证没有性能损失和额外资源消耗的情况下能够进行快速的演算法原型验证，这里贴出一个图像处理的Demo，与诸君共享：

FPGA图像处理——老戏新说?

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2021.1.1追更：

趁著假期把近半年笔记整理汇总下，欢迎交流

从Verilog到SpinalHDL?

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1. 知道module的基本框架。

2. 知道怎么写assign，和always块。

3. 其他没有了。

编写可综合的verilogHDL就只有这么多了，真的。有了这个砖头和框架，你可以盖高楼。用VerilogHDL做设计不要追求花架子，三板斧足够了。剩下的就是多花心思在电路设计上。

关键的东西来了：

HDL，硬体描述语言，核心是硬体电路。也就是你必须知道你想要做什么样的电路，你的电路结构是怎样的。至少你必须在头脑中把RTL级的行为构建出来。然后再用assign （组合逻辑）加Always （时序逻辑）把你的想法描述出来。