我说EDA验证是用system verilog，有个老师很生气的你不懂，验证用verilog！谁对？

大公司的晶元EDA验证都是system verilog，设计用verilog的

你对，验证的主流就是system verilog，不管上不上方法学，sv做验证就是强于verilog。你老师这么说我敢断定他没有复杂工程，对科学的晶元流程所知不多。

Verilog确实也是可以用来做验证的，只是纯粹的Verilog支持的标准，做验证局限性比较多而已，用起来没有那么方便。

现在主流的验证方法学UVM也都是基于SystemVerilog，用起来会更加的方便。

但是，后面那句话就有点问题了，设计除了Verilog，还有用VHDL的，有一些公司，也会用到SystemVerilog的部分feature去做设计，能在一定程度上简化设计。甚至其他高层次综合，HLS，也有一些公司会用于设计一些特定的模块。再者，这几年比较火的RISCV，又引入了一门新的语言，Chisel。Verilog并不是唯一的选择。

验证都是用SystemVerilog也是有问题的，曾经的e语言，现在也还是有一些EDA公司在support著的，SystemC也是会用于model。

做数字IC验证与语言无关，c/systemc/perl都可以实现。从当前语言使用比例上来看，用sv的居多。标题中的eda验证是什么鬼？希望没有答非所问，哈哈

哈哈，你是对的。你说话的语气还挺搞笑的。

大约八年前，Verilog和SystemVerilog就已经合并为同一个标准。还有，应该写SystemVerilog而不是 "system verilog",中间不能加空格。

设计也是可以用原来SystemVerilog的一些features。

应该和老师去探讨是否用UVM。

严格来说，verilog就是sv的一部分。不过你这老师怕是活在上个世纪，多少年没了解过asic设计流程了吧。

老师说的可能是上古时期的事哈哈哈

我敢肯定，你老师就在windows下玩玩modelsim，也有可能只玩过isim，压根没搞过大的模块，没在Linux 下跑过vcs

其实都可以，业内用SV居多，效率高，你老师可能更加熟悉V

人家是老师，人家会错？年轻人要多学习，要谦虚，不懂就要好好跟著老师学习，不要整天想著乱七八糟的东西

我倒是觉得你用啥语言都不重要，验干净最重要，我用过汇编，verilog ，sv，systemc也可以验证但我没用过，别纠结这个