//源自微信公众号 「数字晶元实验室」
可测试性(DFT)用来确保设计最终是可以测试的。DFT在增加故障覆盖率(fault coverage)的同时也增加了面积。
影响设计可测试性的主要因素是什么?
1、设计中存在三态汇流排
2、由一个触发器的输出驱动另一个触发器的复位
3、设计中存在生成时钟
4、设计中存在门控时钟
5、设计中存在锁存器
晶元上片上三态汇流排对可测试性有什么影响,该如何处理它?
通常,晶元内不应存在三态汇流排,因为它们消耗更多的功耗。如果晶元上存在三态汇流排,应注意避免汇流排竞争,即同一时间在汇流排上驱动不同的值。汇流排冲突会消耗更多的功耗,进而导致晶元损坏。 在扫描测试阶段避免汇流排竞争的途径是控制三态缓冲器的使能,即与扫描使能信号进行「与」运算。
在正常工作模式,scan_en_n信号为逻辑「1」,允许控制信号通过。
在测试模式下,scan_en_n信号为逻辑「0」假定这些使能的控制输入来自触发器的输出。 如下图所示: