//源自微信公眾號 「數字晶元實驗室」
可測試性(DFT)用來確保設計最終是可以測試的。DFT在增加故障覆蓋率(fault coverage)的同時也增加了面積。
影響設計可測試性的主要因素是什麼?
1、設計中存在三態匯流排
2、由一個觸發器的輸出驅動另一個觸發器的複位
3、設計中存在生成時鐘
4、設計中存在門控時鐘
5、設計中存在鎖存器
晶元上片上三態匯流排對可測試性有什麼影響,該如何處理它?
通常,晶元內不應存在三態匯流排,因為它們消耗更多的功耗。如果晶元上存在三態匯流排,應注意避免匯流排競爭,即同一時間在匯流排上驅動不同的值。匯流排衝突會消耗更多的功耗,進而導致晶元損壞。 在掃描測試階段避免匯流排競爭的途徑是控制三態緩衝器的使能,即與掃描使能信號進行「與」運算。
在正常工作模式,scan_en_n信號為邏輯「1」,允許控制信號通過。
在測試模式下,scan_en_n信號為邏輯「0」假定這些使能的控制輸入來自觸發器的輸出。 如下圖所示: