?Chiplet有望带来晶元生态革命？|半导体行业观察
来源：内容由 公众号 半导体行业观察 （ID:icbank）李飞 原创，谢谢！
在过去的数年中，晶元粒（chiplet）正在成为Intel等半导体巨头力推的一种技术。事实上，晶元粒有可能成为SoC之后的下一个晶元生态革命。
Intel发布AgileX FPGA，可定制晶元粒成为亮点
四月初，Intel发布了最新的AgileX系列FPGA，性能可以比上一代Stratix 10提升40%，且FPGA上的DSP可以支持高达40TOPS的算力。该FPGA中，最引人注目的是大量使用了晶元粒的概念做设计，甚至可以支持第三方晶元粒。
AgileX FPGA的设计概念如上图所示。在中间是10nm工艺制造的FPGA晶元。而围绕在FPGA四周的（图中的112G XCVR收发机，PCIe Gen5等）则是晶元粒。从这里可以看到，晶元粒指的是一些IP模块，这些模块在传统设计中是SoC的一部分，而现在则单独做成一块晶元粒，并且使用封装技术（AgileX中使用了Intel的EMIB技术）与其他晶元连接到了一起。
值得注意的是，这里的晶元粒事实上是由用户选择的，图中给出的HBM、112G XCVR、CPU Coherent Interface、PCIe Gen5等只是Intel的推荐晶元粒，而Intel也给了用户自由度以选择自己想要的晶元粒与FPGA封装到一起，甚至可以自己去做一块定制化的晶元粒来与FPGA互联（为了加快开发速度，Intel建议用户与eASIC合作来实现快速晶元定制流程）。这些晶元粒可以使用用户制定的半导体工艺来设计，只是最后在封装到一起的时候需要使用Intel的EMIB技术。
从Intel AgileX的例子中，我们也可以看到最近很热门的晶元粒的一些特点。Chiplet的英文直译是「小晶元」，事实上是把原来完整ASIC或SoC的一部分做成了单独的晶元并且用封装技术封装到了一起。较复杂的晶元粒可以是多核处理器中的一个或者数个核（如AMD的Zepplin），而较简单的晶元粒甚至可以是原本SoC上的一个IP（例如前面例子里的PCIe或HBM模块）。
与SiP的概念相对比，可以说晶元粒是SiP大概念下的一种实现，因为最后晶元粒还是会封装到一起成为一个SiP；而与传统SiP实现相比，晶元粒更强调用规模更小的多个晶元（每个晶元往往只是SoC中的一个IP，单个晶元粒本身无法实现复杂功能）去做封装内集成，这样原来在SoC内做的IP集成现在可以在封装内实现，从而降低成本，提高灵活性；而传统的SiP中集成的晶元往往本身已经较为完整，但是出于成本和模组尺寸等理由集成在一个封装里。所以我们可以认为晶元粒实际上是把传统SiP中的SoC再拆分成多个IP并且由封装技术集成到了一起。
Intel并非晶元粒的唯一支持者。去年11月，AMD发布的Rome架构处理器也是由多块7nm Zen2处理器晶元粒和一块14nm 互联和IO晶元使用2.5D技术封装而成，其中每块7nm Zen2晶元粒都含有8个核，而多块晶元粒经过组合最多可以实现64核，晶元粒之间则通过14nm互联晶元进行晶元间通信。但是与AMD的不同点在于，Intel在AgileX上显示出了开放的姿态，愿意让更多用户也能自由定制晶元粒，从而营造出一个技术生态；而AMD则更保守一些，目前晶元粒技术仍然主要是给自己使用。
晶元粒背后的推动力
Intel和AMD都在积极使用晶元粒技术，那么晶元粒背后的推动力到底是什么？
首先，我们认为晶元粒背后最主要的推动力来自于成本。随著先进半导体工艺越来越接近物理极限，其成本也越来越高。而另一方面，晶元的良率与晶元的面积有关。从直觉上说，假如在晶圆上10mm^2的面积上出现了一个制造瑕疵，那么在晶元面积也是10mm^2的情况下，这块晶元就没法用了；而如果晶元面积是5mm^2，那么10mm^2的面积可以容纳两块该晶元，如果出了一个制造瑕疵那么两块晶元中至少还有一块晶元可以用。
在晶元良率数学模型的曲线中，我们也可以看到随著晶元面积增大，晶元良率会下降。因此，在先进半导体工艺节点上制造大面积晶元的成本非常高，一方面先进半导体工艺很昂贵，另一方面良率也随著面积下降，两相结合就进一步推高了晶元的成本。
对于这个先进工艺中晶元的良率和成本问题，晶元粒就是一个很好的解决方案。与其制造一块面积很大，良率很低（因此成本很高）的大晶元，还不如把晶元上的各个模块各自做成晶元粒，而整个系统则在封装内完成集成。由于晶元粒面积较小，因此其良率也较好，总体来看使用晶元粒在封装内集成系统的办法相比直接设计一块大SoC的良率和成本都有改善。因此，我们看到Intel和AMD在使用先进半导体工艺节点的复杂晶元系统上，都使用了晶元粒架构以改善良率和成本。
除了成本之外，晶元粒的另一个推动力就是异构计算和集成 。随著摩尔定律接近瓶颈，靠半导体工艺进步来提升晶元性能越来越难，因此晶元的性能提升往往来自于针对特定应用的定制化设计。晶元粒就能提供这样的机会，晶元厂商可以针对特定应用设计专用的高性能晶元粒，并且和其他通用晶元粒（例如内存，高速串列介面等）集成在封装里，从而实现异构计算和集成以提升系统性能。
晶元粒生态——半导体行业下一个重要变革
Intel在AgileX FPGA产品中鼓励用户自主选择和设计晶元粒以搭建为自己应用优化的系统是Intel正在努力构建晶元粒生态的重要标志。而晶元粒生态一旦形成，将会成为堪比SoC的重要晶元设计范式。
我们不妨回顾一下SoC模式带来的变化。在SoC的模式出现前，一个晶元厂商如果想要设计一款晶元，必须有能力独立设计晶元上的所有模块。这大大增加了晶元设计的门槛。而随著SoC模式的出现，晶元厂商可以通过自主采购IP并做集成的方式来设计晶元，这样晶元厂商只需要负责设计晶元中最核心的模块，而其他通用IP都可以直接购买，在有些情况下晶元厂商甚至不用设计任何模块，而只是通过IP模块之间的巧妙搭配来实现创新。可以说SoC（加上Fabless）是上世纪半导体行业最大的革新，它大大降低了晶元设计的门槛，也让半导体产业变得更加欣欣向荣。
而在异构计算逐渐成为主流的今天，晶元粒生态的出现则可望帮助晶元系统设计厂商进一步降低设计异构计算系统的成本。通过使用晶元粒加上封装集成技术，厂商只需要设计核心部分的晶元粒，该晶元粒可以非常简单，只需包括核心功能即可。内存介面、PCIe介面、WiFi等通用模块直接购买现成的晶元粒即可。这样一来，相比SoC，晶元粒更进一步降低了设计和集成的难度，同时也降低了设计的成本。
一方面，由于只需要设计核心模块，设计时间就大大缩短了，这就很大程度上降低了成本；
另一方面，不少晶元系统的核心模块其实不用使用最先进的工艺，因此可以使用成熟工艺来实现核心模块的晶元粒，然后再去和使用最先进工艺的通用晶元粒模块做封装上集成。这样一来，比起全部使用最先进的工艺做一块大晶元，使用晶元粒的解决方案在成本和风险方面都大大改善了。
由于使用晶元粒会大大降低晶元设计门槛，因此一旦晶元粒的生态铺开，我们预计会看到许多传统上不做晶元的硬体、系统以及互联网公司都开始做自己的定制化晶元粒系统。这将会为晶元行业带来新的变革。从这个角度来看，能把握住晶元粒生态的厂商将会在晶元粒时代扮演极其重要的角色，就像TSMC等代工厂在SoC+Fabless时代的角色一样。现在看来，Intel通过积极推动第三方晶元粒与自己的FPGA集成，正在成为开放晶元粒生态的领跑者。未来的晶元粒带来的晶元生态变革，让我们拭目以待。
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