?Chiplet有望帶來晶元生態革命？|半導體行業觀察
來源：內容由 公眾號 半導體行業觀察 （ID:icbank）李飛 原創，謝謝！
在過去的數年中，晶元粒（chiplet）正在成為Intel等半導體巨頭力推的一種技術。事實上，晶元粒有可能成為SoC之後的下一個晶元生態革命。
Intel發布AgileX FPGA，可定製晶元粒成為亮點
四月初，Intel發布了最新的AgileX系列FPGA，性能可以比上一代Stratix 10提升40%，且FPGA上的DSP可以支持高達40TOPS的算力。該FPGA中，最引人注目的是大量使用了晶元粒的概念做設計，甚至可以支持第三方晶元粒。
AgileX FPGA的設計概念如上圖所示。在中間是10nm工藝製造的FPGA晶元。而圍繞在FPGA四周的（圖中的112G XCVR收發機，PCIe Gen5等）則是晶元粒。從這裡可以看到，晶元粒指的是一些IP模塊，這些模塊在傳統設計中是SoC的一部分，而現在則單獨做成一塊晶元粒，並且使用封裝技術（AgileX中使用了Intel的EMIB技術）與其他晶元連接到了一起。
值得注意的是，這裡的晶元粒事實上是由用戶選擇的，圖中給出的HBM、112G XCVR、CPU Coherent Interface、PCIe Gen5等只是Intel的推薦晶元粒，而Intel也給了用戶自由度以選擇自己想要的晶元粒與FPGA封裝到一起，甚至可以自己去做一塊定製化的晶元粒來與FPGA互聯（為了加快開發速度，Intel建議用戶與eASIC合作來實現快速晶元定製流程）。這些晶元粒可以使用用戶制定的半導體工藝來設計，只是最後在封裝到一起的時候需要使用Intel的EMIB技術。
從Intel AgileX的例子中，我們也可以看到最近很熱門的晶元粒的一些特點。Chiplet的英文直譯是「小晶元」，事實上是把原來完整ASIC或SoC的一部分做成了單獨的晶元並且用封裝技術封裝到了一起。較複雜的晶元粒可以是多核處理器中的一個或者數個核（如AMD的Zepplin），而較簡單的晶元粒甚至可以是原本SoC上的一個IP（例如前面例子里的PCIe或HBM模塊）。
與SiP的概念相對比，可以說晶元粒是SiP大概念下的一種實現，因為最後晶元粒還是會封裝到一起成為一個SiP；而與傳統SiP實現相比，晶元粒更強調用規模更小的多個晶元（每個晶元往往只是SoC中的一個IP，單個晶元粒本身無法實現複雜功能）去做封裝內集成，這樣原來在SoC內做的IP集成現在可以在封裝內實現，從而降低成本，提高靈活性；而傳統的SiP中集成的晶元往往本身已經較為完整，但是出於成本和模組尺寸等理由集成在一個封裝里。所以我們可以認為晶元粒實際上是把傳統SiP中的SoC再拆分成多個IP並且由封裝技術集成到了一起。
Intel並非晶元粒的唯一支持者。去年11月，AMD發布的Rome架構處理器也是由多塊7nm Zen2處理器晶元粒和一塊14nm 互聯和IO晶元使用2.5D技術封裝而成，其中每塊7nm Zen2晶元粒都含有8個核，而多塊晶元粒經過組合最多可以實現64核，晶元粒之間則通過14nm互聯晶元進行晶元間通信。但是與AMD的不同點在於，Intel在AgileX上顯示出了開放的姿態，願意讓更多用戶也能自由定製晶元粒，從而營造出一個技術生態；而AMD則更保守一些，目前晶元粒技術仍然主要是給自己使用。
晶元粒背後的推動力
Intel和AMD都在積極使用晶元粒技術，那麼晶元粒背後的推動力到底是什麼？
首先，我們認為晶元粒背後最主要的推動力來自於成本。隨著先進半導體工藝越來越接近物理極限，其成本也越來越高。而另一方面，晶元的良率與晶元的面積有關。從直覺上說，假如在晶圓上10mm^2的面積上出現了一個製造瑕疵，那麼在晶元面積也是10mm^2的情況下，這塊晶元就沒法用了；而如果晶元面積是5mm^2，那麼10mm^2的面積可以容納兩塊該晶元，如果出了一個製造瑕疵那麼兩塊晶元中至少還有一塊晶元可以用。
在晶元良率數學模型的曲線中，我們也可以看到隨著晶元面積增大，晶元良率會下降。因此，在先進半導體工藝節點上製造大面積晶元的成本非常高，一方面先進半導體工藝很昂貴，另一方面良率也隨著面積下降，兩相結合就進一步推高了晶元的成本。
對於這個先進工藝中晶元的良率和成本問題，晶元粒就是一個很好的解決方案。與其製造一塊面積很大，良率很低（因此成本很高）的大晶元，還不如把晶元上的各個模塊各自做成晶元粒，而整個系統則在封裝內完成集成。由於晶元粒面積較小，因此其良率也較好，總體來看使用晶元粒在封裝內集成系統的辦法相比直接設計一塊大SoC的良率和成本都有改善。因此，我們看到Intel和AMD在使用先進半導體工藝節點的複雜晶元系統上，都使用了晶元粒架構以改善良率和成本。
除了成本之外，晶元粒的另一個推動力就是異構計算和集成 。隨著摩爾定律接近瓶頸，靠半導體工藝進步來提升晶元性能越來越難，因此晶元的性能提升往往來自於針對特定應用的定製化設計。晶元粒就能提供這樣的機會，晶元廠商可以針對特定應用設計專用的高性能晶元粒，並且和其他通用晶元粒（例如內存，高速串列介面等）集成在封裝里，從而實現異構計算和集成以提升系統性能。
晶元粒生態——半導體行業下一個重要變革
Intel在AgileX FPGA產品中鼓勵用戶自主選擇和設計晶元粒以搭建為自己應用優化的系統是Intel正在努力構建晶元粒生態的重要標誌。而晶元粒生態一旦形成，將會成為堪比SoC的重要晶元設計範式。
我們不妨回顧一下SoC模式帶來的變化。在SoC的模式出現前，一個晶元廠商如果想要設計一款晶元，必須有能力獨立設計晶元上的所有模塊。這大大增加了晶元設計的門檻。而隨著SoC模式的出現，晶元廠商可以通過自主採購IP並做集成的方式來設計晶元，這樣晶元廠商只需要負責設計晶元中最核心的模塊，而其他通用IP都可以直接購買，在有些情況下晶元廠商甚至不用設計任何模塊，而只是通過IP模塊之間的巧妙搭配來實現創新。可以說SoC（加上Fabless）是上世紀半導體行業最大的革新，它大大降低了晶元設計的門檻，也讓半導體產業變得更加欣欣向榮。
而在異構計算逐漸成為主流的今天，晶元粒生態的出現則可望幫助晶元系統設計廠商進一步降低設計異構計算系統的成本。通過使用晶元粒加上封裝集成技術，廠商只需要設計核心部分的晶元粒，該晶元粒可以非常簡單，只需包括核心功能即可。內存介面、PCIe介面、WiFi等通用模塊直接購買現成的晶元粒即可。這樣一來，相比SoC，晶元粒更進一步降低了設計和集成的難度，同時也降低了設計的成本。
一方面，由於只需要設計核心模塊，設計時間就大大縮短了，這就很大程度上降低了成本；
另一方面，不少晶元系統的核心模塊其實不用使用最先進的工藝，因此可以使用成熟工藝來實現核心模塊的晶元粒，然後再去和使用最先進工藝的通用晶元粒模塊做封裝上集成。這樣一來，比起全部使用最先進的工藝做一塊大晶元，使用晶元粒的解決方案在成本和風險方面都大大改善了。
由於使用晶元粒會大大降低晶元設計門檻，因此一旦晶元粒的生態鋪開，我們預計會看到許多傳統上不做晶元的硬體、系統以及互聯網公司都開始做自己的定製化晶元粒系統。這將會為晶元行業帶來新的變革。從這個角度來看，能把握住晶元粒生態的廠商將會在晶元粒時代扮演極其重要的角色，就像TSMC等代工廠在SoC+Fabless時代的角色一樣。現在看來，Intel通過積極推動第三方晶元粒與自己的FPGA集成，正在成為開放晶元粒生態的領跑者。未來的晶元粒帶來的晶元生態變革，讓我們拭目以待。
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