物有必至 事有固然—晶元邊界效應

隨著深亞微米工藝的發展，CMOS製造工藝對設計的影響也越來越大。在0.18um以前都可以忽略的工藝影響，在工藝一步一步發展的情形下，製造工藝所帶來的影響變成了晶元設計中不可忽視的因素。本文詮釋了製造工藝的兩個重要效應：STI、WPE。通過對兩種效應的分析，提出了在晶元設計階段考慮它們的必要性。特別是針對IP模塊級別的設計，本文給出了在電路設計階段和版圖設計階段時，如何減小或者避免這兩種效應的方法，並且分析和討論這些方法的優缺點。

STI的概念

STI是Shallow Trench Isolation的縮寫，STI壓力效應就是淺槽隔離壓力效應。在版圖中通常為LOD {length of diffusion}為了完成有源器件的隔離，在它周圍必須形成絕緣側壁，在較為先進的CMOS工藝製成中，通常用STI的方法來做隔離。淺槽隔離利用高度各向異性反應離子刻蝕在表面切出了一個幾乎垂直的凹槽。該凹槽的側壁被氧化，然後澱積多晶硅填滿凹槽的剩餘部分。

WPE的概念：在離子注入製造工藝時，原子從掩模板的邊沿開始擴散，在阱邊附近的地方矽片表面變得密集，如圖2所示。結果就是，阱表面濃度會隨著距離掩模板的邊沿的遠近而有所不同，因此整個阱的摻雜濃度是不均勻的，如圖2中的a)所示。這種不均勻造成MOS管閾值電壓的不同，還有其它的電性能也有所不同，它會隨著距離阱邊距離的不同而不同，如圖2中的b)所示。這種現象就是我們常說的阱鄰近效應（WPE：Well Proximity Effect）。

設計中減小、避免STI、WPE效應的重要性

STI效應STI帶來的壓力對器件性能有重要影響，特別是電流Idsat和閾值電壓Vth。而這些效應是非常重要的，在模擬器件性能的時候必須包含在內，而MOS管的特性與版圖的設計又是息息相關的（圖3）。

下面通過一組實驗數據看看STI的壓力對於MOS管漏端電流Ids的影響。橫軸是不同的Vgs值（圖4）。測試STI的壓力對於PMOS管和NMOS管的漏端電流的影響。工藝是0.13um，PMOS管和NMOS管為3.3V，length=0.6um, width_=24um，此處設置sa=sb。我們可以看出，這種壓力對於PMOS管和NMOS管的影響正好相反。PMOS管：電流隨SA(SB)的增大而變小；NMOS管：電流隨SA(SB)的增大而增大。

測試STI的壓力對於gm的影響，橫軸是不同的Vgs值（圖5）。在Sa=Sb=0.345um，Sa=Sb=1.5um，兩種條件下，對於一個length=0.15um的PMOS，相差約有3%，對於一個length=0.6um的PMOS，相差約有10%。而這些差異，僅僅是一個MOS的差異，對於數十個、數百個甚至與數千個MOS的組合會使電路偏差很大，有可能導致不工作。

WPE效應

下面我們再來看看WPE的影響。對於同一個器件，固定的長寬，固定的源漏區(SA、SB)大小，根據將它放置在離阱邊界距離不同的地方。

我們看到了下面的測試結果（圖7）：0.13um工藝下，測試3.3V NMOS管的Vth隨SC的距離的變化：

我們可以看出，當NMOS管距離阱邊比較近的時候，Vth會增大約50mV。Vth也會隨著源漏端的方向而有所不同，達到約有10 mV的偏差。當NMOS管距離阱邊比較遠的時候，如SC的距離大於3um，Vth基本上就沒有多少的偏差了。

通過一系列實驗數據，我們可以看出，STI、WPE對器件性能有重要影響，在深亞微米IP模塊設計中必須考慮的製造工藝的影響。那麼，對IP模塊級別的設計，如何減小或者避免這兩種效應呢？電路設計中如何減小STI、WPE的影響

在電路設計階段，在版圖設計沒有進行或還沒有完成時，我們並不能準確預測到完成後的版圖會對電路帶來怎樣的影響。在這個階段，我們如何盡量避免這些效應呢？在此，對於IP模塊設計者給出幾種方法可供參考。方法一：預先估計MOS管的SA、SB和SC的值，再進行模擬調試，進而達到理想的設計值。根據製造工藝的設計規則要求，電路設計者可以預估常規MOS管的SA、SB和SC的值，從而較快的進行較為準確的電路設計。對於具有大驅動能力的MOS管，這種方法也很適用。但是由於預估的SA、SB和SC的值不會100%準確，所以會有少量的誤差。

比如原始語句是:

******************************.SUBCKT TOP Z AM1 Z A IN VSS w= 2.000000 l=0.130000 m=2……

.ENDS TOP

******************************在前期模擬階段，更具所選用的工藝製程所必須的設計規則,加入預估的SA、SB、SC的值（圖8），語句如下：******************************.SUBCKT TOP Z AM1 Z A IN VSS w= 2.000000 l=0.130000 m=2 sa=0.250000 sb=0.63000 sc=1.6000000…. ……...ENDS TOP******************************

方法二：預先放大或縮小MOS管。PMOS管的電流隨SA/SB的增大而變小，所以可以預先放大PMOS管；NMOS管的電流隨SA/SB的增大而增大，所以可以預先縮小NMOS管。這種作用類似於方法一，都是將WPE和STI效應在電路設計階段就考慮進來，而不是等到版圖完成之後才能調整。但這種方法對於比較有經驗的設計者或者有實驗數據的設計者來說才比較適用。

方法三：對於對稱性要求比較高的電路（如電流鏡、差分放大等），設計者應該盡量採取整數倍的設計方法，採用同樣長度的管子，管子寬度的設計也盡量用倍數的關係。這種方法有助於提高管子製造出來之後的對稱性。

舉例,對於電流鏡, 我們知道: Iout = Iref * [(W/L) M2 / (W/L) M1] 如下圖:

理論上，這種電路可以精確的複製電流而不受工藝和溫度的影響，Iout與Iref的比值有器件尺寸的比率決定，但是實際上，管子之間的比率與WPE和STI效應息息相關。所以如選擇M1管子為子單元，M2管子應為子單元的整數倍為好，在電路前期模擬階段可以看到這種方法的優越性。

方法四：在不影響電路設計性能的情況下，盡量將PMOS管襯底連接電源，NMOS管襯底連接地，而不要到中間電平，可以減少阱的個數。如圖10所示，從電路設計階段就減少襯底連接種類，有利於在版圖設計時減少阱的個數，進而直接降低WPE以及STI對MOS管影響。

在上圖中，在設計規格滿足的情況下，我們應該盡量採用將M1管的襯底連接到VSS，而不是連接到NET1的方法來進行設計，這樣有助於在版圖的布局優化。

方法五：在電路設計後期，即版圖設計完成之後，進行版圖寄生參數的提取，然後再進行電路模擬，即我們常說的後仿。 用HSPICE做電路模擬時，傳統的BSIM3 SPICE Model並沒有把WPE/STI效應估算進去，而BSIM4 Spice Model開始支持這些效應了，所以要模擬使用BSIM4的模型。目前，晶圓廠的先進位成都已經提供了這種模型給用戶使用了。這種方法可以進行最為準確的設計，但是如果後仿之後才考慮所有版圖因素的話，這樣會造成設計循環次數較多。

前四種辦法在版圖設計沒有完成時採用，可以有效地縮短設計周期，減少設計的循環次數。第五種方法，對於考慮WPE/STI效應更有效，但會需要較長的設計周期。隨著工藝的越來越先進，後期模擬又是必不可少的，特別是對於精確的設計。版圖設計中如何減小STI、WPE的影響

版圖設計是創建工程製圖的精確的物理描述的過程，而這一物理描述遵守有製造工藝、設計流程以及通過模擬顯示為可行的性能要求所帶來的一系列約束[6]。版圖設計之後得到的GDSII格式的數據將交給掩模廠進行掩模的製作，以至最終送到晶圓廠（代工廠）生產線上去做晶元的生產製造。所以可以說版圖的設計與生產製造出來的晶元的有更為直接的關係，因而在版圖設計階段考慮製造工藝的影響至關重要。那麼，版圖設計中如何減小STI、WPE的影響呢？下面針對STI、WPE的影響提出了幾個IP模塊版圖設計的要點： 在版圖布局規劃階段，優化阱的布局以減小阱的個數，比如將同一電位的器件放在一個阱裡面，這樣可以減小或避免WPE效應（圖11）。

可以看出布局1比布局2有優勢，因為相同的2.5V的阱可以進行合併，進而形成一個大的阱，受阱邊界影響的MOS管的個數就會減少，WPE效應降低了，甚至幾乎沒有什麼影響了。注意關鍵器件的布局，盡量將關鍵器件放置在離阱的邊界比較遠的地方，這樣可以減小或避免WPE效應（圖12）。

提高MOS管源、漏兩端的可共用性，這樣可以降低STI效應。如圖13所示，將MOS管M1和M2實現源端的共用。

在有限的空間下，多加一些虛擬器件（Dummy device），這樣就可以使關鍵器件遠離阱的邊緣，減小WPE；又可以增大MOS管源、漏兩端的面積，從而降低STI效應（圖14）。

對於對稱性要求比較高的電路（如電流鏡、差分放大等），設計者應該盡量採取單元模塊調用的設計方法。先作一個單元模塊具有一定長度和寬度的管子，其它的管子都以這單元模塊為單元進行重複調用，組成新的管子。這樣，這些管子之間就會具有類似的特性，如SA、SB（STI效應）或者SC（WPE效應）的值。進行調用構建新的管子M1、M2，可以看出M1和M2具有類似的SA、SB、SC值（圖15）。

總結

STI、WPE是在深亞微米製造工藝時必須考慮的因素，特別是納米級的製造工藝對器件有越來越重要的影響。如果不加以考慮，晶元會面臨性能無法提高的影響，以至於會導致晶元無法工作。而在電路設計和版圖設計中就融入這些因素，可以有效地縮短產品周期，降低生產成本。然而越來越多的工藝製作因素影響著IP模塊的設計，這對於IP模塊設計來說，更多的了解工藝變得非常重要。 以上效應中，WPE通過器件遠離阱邊緣來緩解，STI通過增加DUMMY器件來緩解。

當然上知乎不是來賣萌的，如果你想學習版圖設計請關注「知芯課堂」微信公眾號，更多資料盡在其中~

推薦閱讀：

相关文章