为什么内存和快闪记忆体制程比CPU低？它们现在都在什么节点？
总的来说CPU、NAND和DRAM制程情况如下图：
两者和CPU制程的差距主要原因是它们的最终产品对价格都很敏感。提高制程会让成本急剧提高：
现在还能玩得起这种烧钱游戏的只有屈指可数的三位：Intel、TSMC和三星。而NAND和DRAM的厂商也很少，他们既不打算放弃自己的产线而受制于人，又要保证经济可行性，他们有自己的方法。如果说NAND和DRAM颗粒与CPU晶元最大的不同在哪里，那就是它们都是由最简单的单元重复叠加而成，这和CPU有本质不同。要在最小Die size中做出更多颗粒，又要保证经济可行性，就必须算一下成本产出总账才行。从而快闪记忆体NAND和DRAM给出的答案有相似之处，又略有不同。
快闪记忆体NAND Flash
NAND厂商发现继续在16/15nm以下继续提高制程并不具有经济可行性，它们开始向另一个维度要空间：3D NAND
随著每层堆叠数的提高，单位面积的单元个数不断升高：
综合下来，向垂直方向要发展比作小更有经济可行性。
DRAM
DRAM也已经进入了1x nm的时代。业界的命名规则比较特殊叫做：1x、1y、1z等。1X nm节点在16-19nm之间，1Y nm在14-16nm之间，1Z大概是12到14nm。后面还规划有1α及1β工艺。现在工艺基本在刚刚进入1Y的时候，但已经困难重重。它的关键指标：Cell Pitch的宽度，制程能够带来的减小幅度越来越少。与此同时，典型的DRAM单元结构也带来了负面影响。内存DRAM的每个单元可以看作一个晶体管和一个电容的组合：
进入1Y工艺后，电流外泄和电容器干扰更为明显，需要新的材质，也放慢了制程的提高。为了提高单位面积的容量，DRAM也开始向上寻找机会：
结论
当在平面摊大饼遇到困难后，做个立体的千层饼也许是个更好的办法。DRAM和NAND除了继续探索平面制程的提高之外，更多的在3D上寻找机会。CPU因为结构复杂，3D封装十分困难，但Intel的3D封装技术Foveros为此打开了一条出路，将来会见到更多的logic on logic的晶元出现在市场上。
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