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那就是一塊沒有雕刻的硅啊。。。

晶元的nm說的就是裡面的導電物質的間距

更小的間距可以讓邏輯門更小

說白了就是一堆很細的電線，

只不過細到要拿顯微鏡看

邏輯門越小，同樣體積下就能塞下更多的邏輯門

這些邏輯門組成ALU，最終變成CPU

越小不代表越快，只能代表越多，

因為電流在金屬內傳播的速度就那麼快

但是！越多的ALU就能讓CPU有更高的冗餘

就像同樣大小的辦公室塞下更多的員工

提高效率的同時也會增加消耗

如果是0nm的話。。。。

那邏輯門不就全連在一起了。。。

那不就跟沒有雕刻過的硅一個意思。。。

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原答案關鍵詞是等於而不是趨近

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0nm的我們一般不叫它處理器

在各種科幻小說/電影里，我們一般將其稱為「小型黑洞」或者「奇點」

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一塊鍍金的矽片有啥用......

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製程一般說的是工藝間距，趨近於0nm?可以理解為間距無限趨近於0，so，你要的最極致效果就是一片進晶圓...功耗和性能如何?我也不知

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聽不懂的話，就是你寫字筆劃間距現在是10mm，你可以把他縮到5mm，3mm，隨著你寫字筆劃間距越來越小，你可以在同樣面積的紙上寫出更多的字。但是，當間距為0的時候，你寫出怎麼樣好看的字，也是一團墨漬，毫無意義

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感謝yutongguang提醒，之前有個地方公式寫錯。重新修改回答。

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噗，我居然認真思考起這個問題

說0nm雖然酷炫，但其實不如說理想無延時無能量消耗來得變態的多

但即使這麼變態的管子，或者說cell，會使整個片子變態到什麼程度呢？

1.待機功耗

其實就是leakage power。剛才說了，這管子0功耗，自然0 leakage power，所以，待機功耗為0。意味著哪個達官貴人拿著這個人類科技巔峰晶元做的手機陪葬，等人類滅絕了，未來高級生物從他古墓里翻出手機，說不定還有電

2.典型功耗

但手機無論如何還是得用，管子無論如何還得開關，cell無論如何還得翻轉。雖然cell上沒leakage，沒internal power，但switching power還會存在，CV^2f。C雖然沒有了pin cap，但net cap依然存在。V會降，但0nm能降多少我也不知道@_@，隨便亂猜，就算降一半吧。這樣你的switching power大概能到1/4。先進工藝下switching power在total power里佔比假設佔一半。這樣total power總共降到1/8

有同學說既然你都0nm了，金屬線自然也能變細？是的，確實能變細減小net cap，但這會大大增加R影響性能，唉都這麼變態了，還得做tradeoff。anyway，假設cap再減小一半。那麼total power降到1/16

3.性能

先假設還是原先的大小，不堆更多的核。那麼性能就是頻率。按照之前說的，cell delay已經是0了，莫非頻率正無窮？無情的世界告訴我們還有線延時。。。雖然溝道長度是0但cell還是得有大小，否則怎麼做互連？這時候stdcell尺寸基本是底層metal的pitch決定的，假設高度可以縮小很多(因為管子變態的驅動能力，所以W可以極小)，假設1/4，寬度假設1/2，假設豎向出pin。總的來說面積小了1/8。線延時和RC成正比，R和長度成正比，C和長度也是正比。那麼RC和面積成正比。即線延時也為原先1/8。假設先進工藝下核心區域（線短，線延時佔比小，此區域往往是決定晶元性能的關鍵區域）線延時佔比為1/5，那麼頻率提高40倍

tt下100GHz，太嚇人啦。。。

但top上還是快不起來，假設晶元尺寸不變，即線延時不變，線延時佔比假設1/2，假設原頻率1GHz，那麼現在成2GHz，也不錯，趕上現在的core的頻率了

這些都還沒考慮ram，只是瞎寫寫的

綜上，當設計不變

頻率提高40倍，功耗降到1/16。perf/watt提高640倍！

假設保持功耗不變（否則有散熱問題），架構類似gpu可以多堆core。那我靠多堆點core能提高640倍性能提升。200多的TOPS變成128POPS。我想總算可以無人駕駛，玩掃雷不卡了吧？

上面都是瞎說的，不喜勿噴。

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