為什麼說晶元製造比晶元設計更難？難在哪個步驟上？
作為晶元製造從業者，對於晶元設計不是很瞭解，所以不好說晶元製造和晶元設計到底哪一個更難。但是，隨著製程的進一步縮小，晶元製造的難度確實已經快接近理論極限了。
首先簡單介紹一下當前晶元先進位程的發展現狀，下圖是近些年晶元製程的發展圖，Intel 曾一度處於業內領頭羊地位，引領半導體先進位程的發展，但是從14nm 到10nm 製程時遇到了很多麻煩，一度處於難產狀態。Intel在10nm 量產後又遲遲難以進一步推進，目前7nm 量產還沒有一個確定的日期, 雖然Intel 的10nm工藝有著比競爭對手更高的晶體管密度。
半導體製程發展 我們再來看看競爭對手，目前擁有最先進位程的廠商無疑非臺積電 （tsmc）莫屬，臺積電在2018年最早實現了7nm 製程的突破並量產， 而5nm 製程工藝也已指日可待，預計在2020年實現量產。
臺積電製程規劃 緊隨其後的是三星，在臺積電之後也成功實現了7nm 製程的量產，所不同的是，三星提前使用了EUV光刻技術來進行7nm 工藝，而臺積電則把EUV留到了5nm 以後的製程。但是，相對而言，三星的7nm 工藝不如臺積電的7nm 工藝，臺積電也因此在7nm 製程工藝上斬獲了大量的訂單。
三星製程規劃 而曾今從AMD分離的半導體大廠格羅方德則乾脆直接放棄了7nm工藝的研發，表示玩不起了。
ref="https://www.baidu.com/link?url=RRUJoAeERr0pliavNN7CAllcI4Wrdg-UsNrw_CbHNg4AWItOBdO73697IV-7ri3Dwd=eqid=a16abde300061720000000065c90cef8">格羅方德放棄7nm工藝 並嘲諷了一把摩爾定律_天極網
另外就算有再強的研發實力和經濟實力，也不表示這個遊戲可以一直玩下去，詳細內容可以參考以下話題，目前的製程工藝已經在逼近理論極限。
CPU 的摩爾定律是不是因為 10 納米的限制已經失效了？10 納米之後怎麼辦？?www.zhihu.com我們再回到這個問題本身上來，半導體製造的難度最主要是製程的實現，半導體廠商之間的競爭也體現在先進位程的突破上。以下將從製程和其他幾個方面作簡單介紹：
(1) 先進位程
半導體工藝製程的實現需要很多的工藝相互配合，主要的有光刻工藝，蝕刻工藝，金屬工藝，化學氣相沉積工藝，離子注入工藝等。由於晶元的製造過程中所有的圖形都是有光刻工藝決定的，而其他工藝只是在光刻工藝製作出的模板上進一步加工，因此直接決定製程的就是光刻工藝。光刻工藝的精度又是由光刻機的光學解析度決定：
ASML設備發展 頂尖光刻機鄰域荷蘭ASML公司一家獨大，每一次製程的進步和新型光刻機的推出都是密不可分的。最新的7nm 製程工藝的量產就得益於 ASML EUV 光刻機的成功研製，實際上由於大功率EUV光源實現困難，EUV光刻機只到2018年才正式進入量產, 而不是上圖計劃中的2010年左右。
ASML EUV 光刻機除了對解析度的要求以外，對於對準(Overlay)有更高的要求，比如上圖中最新的EUV 光刻機對準的誤差是1.4nm, 並且達到這一水平還需要在高速狀態下實現，有一個說法是：
「相當於兩架大飛機從起飛到降落，始終齊頭並進。一架飛機上伸出一把刀，在另一架飛機的米粒上刻字，不能刻壞了。」
實際上這個說法並不誇張，只有在這種精度級別上才能實現目前所需的製程。
當然，光刻工藝精度的提高，對其他蝕刻等工藝也會提出更高的要求，只有所有的工藝都能夠完美的配合時，才能實現新一代製程的導入。
(2) 工藝流程
半導體工藝類型只有我上面提到的不到10個（光刻，蝕刻，化學氣相沉積等），但是實際上由於晶元的製備是一層一層的加工製造，並且製程越先進，晶體管密度越大，相應的所需要的層數也越多，因此需要各種類型的工藝反覆的進行加工。晶元從晶圓開始加工到結束可能需要300道以上的工序，而任何一道工序稍有失誤就可能導致大量的晶元報廢。並且很多工藝都是沒有挽救餘地的，中間只要有一個工藝發生偏差就只能報廢處理，還有很多時候很小的偏差只有等到晶元製造完成進行電性能測試的時候才能發現，這樣造成的損失就更加龐大。
晶元剖面圖 因此在整個工藝流程中，設備的狀態，工藝參數，材料的供應，環境因素等等都可能導致嚴重的後果，例如臺積電最近的兩次事故，
總損失超過40億美元,誰纔是臺積電(TSM.US)10萬片晶...?www.baidu.com感染勒索病毒「wanna cry」，臺積電損失17.4億元?www.baidu.com對於臺積電這種具有豐富經驗的先進位程半導體廠商都難以預防，那些新建立的晶元製造廠商可能交學費都要交到破產了。
(3) 生產運營
建立一條先進位程晶元產線需要大量的資金投入，而維持一條先進位程產線本身也需要大量的資金投入，因此需要保證產線儘可能滿負荷運營才能實現有競爭力的盈利。所以需要保證有充足的訂單，要想拿到訂單又需要有領先的製程技術，領先的製程技術又需要大量的研發經費, 很多半導體廠商玩不起就玩不下去了。
生產運營包含提高良品率，提高生產效率，節約成本，事故預防等等，所以晶元製造不只是製造出來就可以，還需要以儘可能低的成本製造出來。
暫時想到的就這麼多，以後有時間再補充。
最後上一個華為Mate20廣告，廣告中突出介紹7nm 製程工藝，69億顆晶體管，其實這完全是臺積電的工藝技術，和華為沒有半毛錢關係，所以看看這個宣傳大概能體會下晶元設計和晶元製造的關係。
謝邀。本人只是一個愛好者，只能從愛好者的角度談這個問題，如有謬誤，還請多多包涵。
我個人認為，這麼說純粹是因為中國的海思已經能夠設計製程7nm的晶元，但是中芯國際要今年才能量產14nm製程的晶元。根據中國有的就不算核心科技，中國沒有的才能算核心科技這一條公知定律，那肯定是晶元製造比晶元設計更難。等我們實現了晶元製造與國際接軌，那下一步就是說晶元製造也算不上核心科技了，還是光刻機更難，光刻機纔算核心科技。
如果拋開公知定律不談，我主觀上仍然認為是晶元設計更難，因為晶元設計的時候需要考慮製造時會發生什麼，提前考慮容錯。要在保證有實現下一代製程量產的能力上進行設計。在3nm製程還遠未成熟之時去考慮設計那個製程的晶元的難度是極大的，但還必須要有提前意識。
那說回晶元製造難，難在哪？其實有很多很困難的地方，甚至可以說晶元製造的每一個環節都很困難，但我能夠說出來的都是已經被解決的難題。比如，如何搞足夠乾淨的無塵室，如何突破現有理論下的製程極限，如何保證各個環節的超高良率，如何商業化量產等等。這些問題，很多甚至都是需要物理學上的實質進展才能解決的，但是它們就是被解決了。要說它們難，那確實很難，但很難說一件已經被解決的事有多難，也很難比較它們究竟誰更難。
判斷難不難只要看解決一個問題要花多少能量，簡單說就是花多少錢就可以了。為什麼FABLESS公司這麼多，因為它們的資金門檻低，輸贏關鍵在創意而不是靠設計本身。但是FAB就不一樣了，要挑戰物理極限不砸大錢是不行的，無論是設備，製程還是系統控制都是用了人類現階段能工程化的最高科技才做到了現在這個地步的，你說哪個更難呢？
首先，是造晶元一次投入成本比較高，最基本的機臺配置都已經是相當大的支出了，爐管、inplan、黃光、蝕刻、cmp配合上前量後量的量測機臺，一層晶體管的鋪設都需要經過十幾個站點，而目前晶元至少幾十層晶體管起步，雖然可以重複利用這些機臺，但有些前後製程還是有差異，就必須兩臺兩臺機器來做，所以怎麼也得上百臺機臺才能勉強算是個fab吧……而機臺蝕刻的造價便宜點可能只要幾百萬，黃光的就上億了……
其次，就像是做飯一樣，就算你有傳說中的廚具，照著菜譜也不一定能做的好喫，個中經驗相當重要，大家都知道晶元製造基本流程是啥，但關鍵的recipe都是各家的機密，都是各家的PE無數日夜的肝出來的。
最後，是機臺利用率的問題，fab很難倒掉，不過多賺錢總是好的，利用率是利潤的保證。
說晶元設計沒那麼難的，是因為我們可以在巨人的肩膀上設計。
1，有許多成熟IP可用。你如果客氣一點的話，用錢買設計。不客氣的話，直接抄就是了。版圖設計，拿個u盤或硬碟拷拷就是了。你說容易不容易？還有類似arm這樣的公司，提供「公版設計」方案，拿來主義，估計複製粘貼幾遍，搞搞周邊/互聯什麼的，難度不太大。笨一點的，把人家的晶元一層層磨下去拍照，版圖不就拼湊出來了嘛。再笨一點的，把封裝磨掉一層，找個路邊攤做個激光打標，想標上什麼阿貓阿狗都行。這方面比較佩服蘋果，這大流氓把人家的設計能大概喫透，再做自己的設計。抄抄總是有的，但人家知道怎麼改頭換面提升，你都不好抓人家。
2，實際上，像前面一位老兄說過的一樣，一個原創的電路設計，其實並不容易，發論文都非常夠格的。老外已經精益求精的積累幾十年了。
3，大晶元的設計，類似大軟體系統的設計，是一個巨大的系統工程。中國搞不好大軟體，大晶元也一樣搞不好。大系統的經驗，國內估計還是非常欠缺（大飛機可能算是個正面的例子）。大系統的工作，要很強的系統工作管理經驗（既有中央集權有執行力千頭萬緒提得起來，又要在細節和局部上穩紮穩打精益求精步步為營，還要有如圍棋一般知道取捨和全局觀，更要有哲學層級的設計思想），個人能力要強大，更要有合作協調總合的能力。小日本精益求精，但感覺就沒戰略眼光，做不成大系統，搞不起生態，撐不住潮流。無私的個體，還得結合強有力的整體，還得有大神級人物。看阿里巴巴的王堅，一個心理學博士，撐起了整個大數據部門。金腦子啊！一堆土腦子，再精密再努力，做出來的東西也只能是個土貨。腦子忙壞了就成了土腦子，只有空閑下來看看天，纔有可能變成金腦子。當年g黨能鬧大，光靠一堆打手將軍武神都不夠，關鍵還是老m，詩人，戰略家，陰謀家。sorry，蛋又扯大了，要是給刪了，又得痛一天。
4，晶元設計的（半）自動化，模擬模擬驗證分層甚至後端封裝的相關設計，vendor都給打造好了傻瓜化軟體平臺。只要肯給錢，人家畢恭畢敬的伺候你。猥瑣一點的話，搞個盜版軟體也能跑出來。哪天老外把這個口子一收，國內又得「痛定思痛」了。不過現在國內ai火，把晶元設計草圖塞進ai洗衣機裏，轉上幾天，一個電路設計圖可能就轉出來了。跟太上老君那貨有點像哦。就算這樣，系統層級的設計還是要有好的初始設計，還是體現了設計哲學和經驗。要全靠深度學習，靠自動試錯驗證，對於小晶元甚至小模擬晶元可能可以，大晶元，得等量子計算機一百塊錢一架纔行。
5，晶元設計的好不好，不僅在理論層面，更要考慮好不好生產。不「生產友好」的話，流片等於流產。這需要有fab經驗的人士參與到設計中去。國內這種人奇缺。估計全球都奇缺。還需要晶元製造商提供夠好的設計守則，和能夠真實反映製程實際情況的基礎數值模型（pdk吧）。有好的pdk，纔能有足夠準確的晶元設計模擬模擬，並依據模擬結果修改設計。放眼全球，估計也只有對岸那家做得好了。可人家還不止這樣。拿到客戶的設計，他們還能自己做些較大的修改（不只是opc，retargeting這些，是敢動客戶的設計，以避免生產過程中的熱點），還不讓客戶知道，或不告訴客戶為什麼這麼改。客戶就算能搞到臺積修改過的版圖，拿給別家街道廠子做，人家也做不出來。因為臺積的修改，是針對他們的製程做修補。大概三星也這麼幹，只是感覺沒有臺積做得細緻穩定。intel估計一心盯著他們自己的晶元設計跟自有製程的磨合，外部客戶的晶元做不好，也就不奇怪了。臺積可是人間名器，什麼貨沒見過，客官一來就變出人家最喜歡的姿勢，能不喫回頭客嘛。我猜一些模擬電路，可能還要根據opc模型跑出來的圖案做晶元電性數值模擬。將來計算能力更強大以後，數字晶元，大數字晶元可能也需要對opc模擬版圖來做電性模擬。5nm，3nm，1nm之後，電路微觀結構的形狀對於電性能的影響更加大，設計商和製造商的頭也就更大了，opc這碗飯也會更大碗。
前面說到的「既有中央集權有執行力千頭萬緒提得起來，又要在細節和局部上穩紮穩打精益求精步步為營」，說得就是臺積這個金牌打工仔。
我是個半桶水，連蒙帶猜的瞎說。晶元設計我其實全然不懂。笑話我的，請不吝賜教。
推薦閱讀：
