變化前：X[16]、X[15]、X[14] 、X[13] 、X[12]、X[11] 、X[10]、X[9] 、X[8]、X[7]、X[6]、X[5]、X[4]、X[3]、X[2]、X[1]
變化後：X[1] 、X[16]、X[15]^ X[1]、X[14] ^ X[1]、X[13]、X[12] ^ X[1]、X[11]、X[10]、X[9]、X[8]、X[7]、X[6]、X[5]、X[4]、X[3]、X[2]

初值：10_1_01_10011100001

根據上述關係，進行4個周期的轉換，然後用16進位表示

2、下圖中的一個三級反相器鏈，第一級反相器的輸入電容Ci = 4fF，最後一級反相器的負載電容CL = 32fF，為使整個反相器鏈的延遲最小，如果第一級反相器的大小為1，第二級反相器的大小應為？第三級反相器的大小應為？

f = 2, 所以第二級反相器的大小應為2，第三級反相器的大小應,4

3、下圖的電路中，flip-flop2的setup time margin = ？ ns

Tmargin = 10ns + 0.6ns -0.2 ns– 0.65 ns – 0.35 ns – 0.45 ns = 8.95ns

4、下圖中的電路，器件延遲如圖中標註，將框內的電路作為一個寄存器，其有效setup time = ? ns，hold time = ？ ns

有效setup time分析：

對於D觸發器而言，Tsetup = 2ns,也就是說數據信號需要提前時鐘信號2ns到達觸發器D端。

考慮時鐘路徑延遲， Tsetup_valid = Tsetup - 1ns = 1ns ；

在考慮數路徑延遲： Tsetup_valid = Tsetup - 1ns +2ns = 3ns ；

有效hold time分析：

對於D觸發器而言，Thold = 2ns,也就是說數據信號需要在時鐘信號到達後保持2ns

考慮時鐘路徑延遲， Thold_valid = Thold + 1ns = 3ns ；

在考慮數路徑延遲： Thold_valid = Thold + 1ns -2ns = 1ns ；

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