关于 "現場可編輯邏輯門陣列（FPGA）" 的文章

用LUT來做一個可動態配置的卷積核

用LUT來做一個可動態配置的卷積核

雪花台灣 4年前 AI晶元 卷積神經網路（CNN） 現場可編輯邏輯門陣列（FPGA）
一文告訴你怎麼解決cache miss的問題

一文告訴你怎麼解決cache miss的問題

雪花台灣 4年前 AI技術 緩存 現場可編輯邏輯門陣列（FPGA）

(七) Verilog to Lucid

雪花台灣 4年前 現場可編輯邏輯門陣列（FPGA）
用於Kaldi語音識別的加速器：AIX

用於Kaldi語音識別的加速器：AIX

雪花台灣 4年前 AI技術 現場可編輯邏輯門陣列（FPGA） kaldi
Verilog 重點解析(循環結構)

Verilog 重點解析(循環結構)

雪花台灣 4年前 Verilog 現場可編輯邏輯門陣列（FPGA） veriloghdl
HDLBits：在線學習 Verilog （二十三 · Problem 110-114）

HDLBits：在線學習 Verilog （二十三 · Problem 110-114）

雪花台灣 4年前 Verilog 現場可編輯邏輯門陣列（FPGA） 數字邏輯
Verilog實現產生任意佔空比的PWM波

Verilog實現產生任意佔空比的PWM波

雪花台灣 4年前 ARM Verilog 現場可編輯邏輯門陣列（FPGA）
數字IC筆試題（5）-全志科技數字前端

數字IC筆試題（5）-全志科技數字前端

雪花台灣 4年前 晶元（集成電路） 現場可編輯邏輯門陣列（FPGA） 全志科技
Verilog重點解析（14，退出循環）

Verilog重點解析（14，退出循環）

雪花台灣 4年前 ASIC Verilog 現場可編輯邏輯門陣列（FPGA）

Verilog設計與邏輯綜合實例解析（代碼風格）

雪花台灣 4年前 數字IC設計 晶元（集成電路） 現場可編輯邏輯門陣列（FPGA）
多時鐘域的設計和綜合技巧（一）

多時鐘域的設計和綜合技巧（一）

雪花台灣 4年前 ASIC Verilog 現場可編輯邏輯門陣列（FPGA）

HDLBits：在線學習 Verilog （二十二 · Problem 105 - 109）

雪花台灣 4年前 Verilog 現場可編輯邏輯門陣列（FPGA） veriloghdl

Verilog語法之十一：任務（task）和函數（function）

雪花台灣 4年前 數字集成電路 Verilog 現場可編輯邏輯門陣列（FPGA）
數字IC筆試題（8） ——樂鑫科技數字晶元2020（續）

數字IC筆試題（8） ——樂鑫科技數字晶元2020（續）

雪花台灣 4年前 Verilog 晶元（集成電路） 現場可編輯邏輯門陣列（FPGA）

Verilog語法之六：阻塞賦值與非阻塞賦值

雪花台灣 4年前 數字集成電路 Verilog 現場可編輯邏輯門陣列（FPGA）
加载更多

热门新闻

周热门