臺積電5 奈米還在量產中，3 奈米明年起就將開始試產以拉大技術優勢
勢頭正好的半導體製造廠臺積電（TSMC），近日召開第二十六屆技術論壇，詳細說明瞭 7 奈米、5 奈米製程的發展情況，以及更先進的 3 奈米製程規劃藍圖，要進一步擴大與美國 Intel 和韓國三星間的技術優勢。
在本年度的技術論壇上，臺積電指出目前該公司大量應用 EUV 技術，主要發展的 5 奈米製程（N5），確認已經開始進行相關產品的大量生產。
臺積電表示，相較於 7 奈米製程（N7）產品，5 奈米在性能方面有 15% 的提升，功耗則降低了 30%，邏輯閘密度提高 1.8 倍。此外，N5 的學習曲線比 N7 來得更陡峭，這代表 TSMC 5 奈米良率的提升速度，將會比以往來得更快。
到了 2021 年，N5 製程將會再升級為 N5P，同等功耗性能提升約 5%，至於同性能下的功耗則降低 10%。未來 N5P 會持續向 4 奈米製程（N4）進行過渡，具備 100% 的 IP 相容性，預計 2021 年第四季風險試產，2022 年全面量產。
挑戰物理極限的 3 奈米製程（N3）方面，臺積電則給出了發展路線圖，預計在 2021 年進行試產，2022 年下半年大量製造。在功耗相同狀況下，N3 的性能將比 N5 高出最多 15%；性能相同狀況下，N3 的功耗則能降低多達 30%，邏輯閘密度將提高 1.7 倍。
相較於其他半導體廠商押寶 GAAFET，臺積電在 3 奈米製程上，依然會堅持採用 FinFET 架構。
至於 3 奈米的下一步，臺積電除應用納米碳管技術外，也打算從封裝部分下手，端出 3DFabric 與異構封裝，來持續加大邏輯閘密度，使效能可以繼續提升。
最後，臺積電也關注到了 12 奈米製程的改進，全新的 N12e 是專為 IoT、行動與邊緣運算等低功耗裝置進行設計。目前成為該公司主力的 7 奈米製程（N7），臺積電則會持續改良，並朝著 N6 製程快速推進。
