晶元中一個晶體管尺寸多大？
IBM號稱實現了5ns工藝，我知道5ns指的是晶體管柵極的最小線寬。那麼一般而言，對於5ns工藝的晶元（或者別的級別的工藝也行），一個完整的晶體管有多大呢？
這個問題嚴格來說不嚴謹。微觀上已經不存在一個「單獨的晶體管」了，一個最基本的CMOS架構去了解一下，加上現在的FINFET（3D架構），還要考慮體積，通孔堆疊等等。技術上來說，28nm節點以後這個數字已經失去它原來的意義了，更多的是商業炒作。
推薦參考如下這個鏈接，說的比較清楚。
Technology Node - WikiChip
這是一年前的舊聞了吧
做一個5nm管子（實驗室發paper）和做一個好用的5nm的管子(ibm這種)和做一整套FEOL+BEOL和相關工藝IP EDA ready和risk product和穩定量產是完全不同的概念。
所以gf都不玩了，ibm還是別提了吧。
能做的就T S I了。
另外5nm肯定不是L了，現在都是噱頭，商業化的叫法。對於實際工作更關注CPP MMP，對於T，貌似cpp44 mpp32
另外管子有WL，所以看管子尺寸沒卵用，看stdcell filler1 size可能更合適。
假設5track cell，那麼就是大約44*32*5
大概有我手比劃的這麼大～(￣▽￣～)~
5nm
而且現在各家給出來各種奇奇怪怪的最小尺度已經不是原本平面器件時候的統一標準了，這個得具體給出管子結構來看，比如說finfet跟mosfet就是不同的界定
大概估計一下，5納米工藝得話單個管子大概1000平方納米的數量級吧。。。
這個要問代工廠吧或者整天畫版圖的人更清楚，設計集成電路的人不太關心晶體管尺寸
單個晶體管，假設7nm工藝，感性上大概就是400平方納米的面積。
大致可以按cpp × mmp算。搜下相關工藝的參數應該能找到。
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