為了使用時鐘門控,多電壓域,多閾值庫或電源開關等低功耗策略,工藝庫必須包含支持這些策略的邏輯單元。 支持低功耗設計的一些單元包含以下部分:
1、 Lib庫電源引腳連接定義
在之前的CMOS工藝中,晶元上所有的單元都連接到同一個電源。 工藝庫中不包含單元的電源連接關係,因為所有單元共享相同類型的電源(VDD、VSS)。
然而,當晶元上使用多個電源,就必須指定每一個單元的特定電源連接關係。 對於某些類型的單元,例如level shifter,需要指定相同單元,不同電源引腳的連接關係。
為了描述此類信息,Liberty庫語法已擴展為可以支持電源的連接關係。 這個電源連接關係可以用於綜合、物理實現和驗證工具優化電源設計,合適地連接layout上的電源引腳,並分析使用多個電源電壓的設計行為。
對於沒有電源引腳的舊lib庫,可以在Design Compiler或IC Compiler中通過add_pg_pin_to_lib或add_pg_pin_to_db 命令快速添加電源引腳,從而使庫與UPF電源規範兼容。
2、時鐘門控單元
Power Compiler等綜合工具可以確定時鐘門控的位置,提供最大的功耗降低效益,並可在設計中自動插入時鐘門控電路。
將時鐘門控電路插入現有的時鐘網路可能會引入skew,對時序產生不利影響。 為了讓綜合工具在綜合時考慮這些影響,你可以讓工具使用integrated clock-gating cells。 集成的integrated clock-gating cells時鐘門控電路中的組合和時序電路。 圖1顯示了integrated clock-gating cells的一種實現方式。