我說EDA驗證是用system verilog，有個老師很生氣的你不懂，驗證用verilog！誰對？
大公司的晶元EDA驗證都是system verilog，設計用verilog的
你對，驗證的主流就是system verilog，不管上不上方法學，sv做驗證就是強於verilog。你老師這麼說我敢斷定他沒有複雜工程，對科學的晶元流程所知不多。
Verilog確實也是可以用來做驗證的，只是純粹的Verilog支持的標準，做驗證局限性比較多而已，用起來沒有那麼方便。
現在主流的驗證方法學UVM也都是基於SystemVerilog，用起來會更加的方便。
但是，後面那句話就有點問題了，設計除了Verilog，還有用VHDL的，有一些公司，也會用到SystemVerilog的部分feature去做設計，能在一定程度上簡化設計。甚至其他高層次綜合，HLS，也有一些公司會用於設計一些特定的模塊。再者，這幾年比較火的RISCV，又引入了一門新的語言，Chisel。Verilog並不是唯一的選擇。
驗證都是用SystemVerilog也是有問題的，曾經的e語言，現在也還是有一些EDA公司在support著的，SystemC也是會用於model。
做數字IC驗證與語言無關，c/systemc/perl都可以實現。從當前語言使用比例上來看，用sv的居多。標題中的eda驗證是什麼鬼？希望沒有答非所問，哈哈
哈哈，你是對的。你說話的語氣還挺搞笑的。
大約八年前，Verilog和SystemVerilog就已經合併為同一個標準。還有，應該寫SystemVerilog而不是 "system verilog",中間不能加空格。
設計也是可以用原來SystemVerilog的一些features。
應該和老師去探討是否用UVM。
嚴格來說，verilog就是sv的一部分。不過你這老師怕是活在上個世紀，多少年沒了解過asic設計流程了吧。
老師說的可能是上古時期的事 哈哈哈
我敢肯定，你老師就在windows下玩玩modelsim，也有可能只玩過isim，壓根沒搞過大的模塊，沒在Linux 下跑過vcs
其實都可以，業內用SV居多，效率高，你老師可能更加熟悉V
人家是老師，人家會錯？年輕人要多學習，要謙虛，不懂就要好好跟著老師學習，不要整天想著亂七八糟的東西
我倒是覺得你用啥語言都不重要，驗乾淨最重要，我用過彙編，verilog ，sv，systemc也可以驗證但我沒用過，別糾結這個
驗證主要就是用的SV
其他的也有Verilog、C/C++、 UVM，有時候有的公司項目搭建的平台不一樣，用的也就不一樣
我說SV還被他鄙視，他說system verilog 就system verilog，還來個SV，
HW是
你說的很對，現階段大公司主流的EDA驗證語言是system verilog，也有system C。
設計的話以verilog hdl語言為主，還會有VHDL。魯迅說過，也是有公司用system verilog做設計的，但具體就不清楚了。
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