由於pci e是串列信號，同樣時鐘頻率的情況下，比AGP要低75%的數據量。

如果AGP也使用4GHz時鐘信號，帶寬就是16GB/S，相當於現在PCIEx32的兩倍帶寬。

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本質的原因在於agp是同步並行信號，而pci-e是非同步串列差分信號。

AGP使用的是0.8v電平的並行信號，時鐘由CLK信號來同步，數據和地址通過32個AD（Address/Data）信號的電平來傳輸。

隨著頻率的提高，這裡會有幾個問題：

其一是信號傳輸的時間不可忽略，對線路的等長要求會提高，這裡的33根信號必須一樣長，否則會出現同步風險（比如時鐘先於數據到達，而數據還未就位）。

其二是抗干擾和功耗之間的矛盾無法調和。由於環境中一定會存在電磁干擾，而agp採用的是非差分信號，要保證信號質量必須保持較高的邏輯電平。但功耗與頻率成正比，與電壓的平方成正比。

而pcie正是針對這些問題做了針對性的設計。

首先pcie使用的是非同步設計，每根通道內使用時鐘同步包進行同步，無需額外的時鐘信號。這樣信道的發送端可以自顧自的發，吞吐量可以大很多。

其次pcie使用的是差分信號，也就是兩根線組成一個通道，P線比N線電平高表示邏輯1，反之表示邏輯0。布局時，只需要單一通道的兩根線實現等長即可。同時，由於這兩根線在板上的走線非常接近，受到的電磁干擾也非常接近，所以干擾不會影響差分信號的相對電平。這就使得差分信號可以工作在更高的頻率，更低的電平上（壓差在400-800mv，眼圖開口可以低至283mv）。

其三，pcie的通道是上下行分離的，每一個pcie lane包含了兩對差分信號，一對用於上行，一對用於下行，各自獨立，可以實現更高的數據吞吐量

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PCIe取代AGP是當前高速數據匯流排中串列匯流排不斷取代並行匯流排的一個例子，而並行匯流排的主要問題是電路成本大。

首先並行匯流排的數據線非常多，每條數據線都需要一組收/發電路。而串列匯流排的數據引腳少得多，所需要的收發電路也少得多。當然由於頻率的問題同帶寬串列匯流排的收發電路要複雜很多，但是總的來講面積上還是串列匯流排有優勢。

而且並行匯流排無法像串列匯流排一樣用CDR從數據中還原時鐘，反而需要多組不同時鐘線。因為不同數據線的延遲可能不同，引腳數量多的並行匯流排不同位置的引腳延遲可能相差很大，無法使用同一時鐘採樣。通常需要將數據引腳分組，每組採用一個獨立的時鐘來同步。如果給每組都設一個CDR的話電路開銷太大，只好給每組增加一對時鐘線。

這些問題在過去頻率較低的時候都不大，電路上的開銷沒有到不可接受的地步。然而隨著頻率的提升，並行匯流排大量的TX/RX導致面積和功耗的增長遠遠快於串列匯流排。

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