1、 Recovery check 和 Removal check的概念？ 怎麼保證不出現問題 ？(有關非同步信號/非同步複位)

對於一個非同步複位寄存器來說，非同步複位信號需要和時鐘滿足recovery time和removal time 才能有效進行複位和複位釋放操作，防止輸出亞穩態。 1.1 Recovery time：恢復時間

撤銷複位時，恢復到非複位狀態的電平必須在時鐘有效沿來臨之前的一段時間到來，才能保證有效地恢復到非複位狀態，此段時間為recovery time。類似於同步時鐘的setup time。

如圖所示，rst_n為0表示複位，clk上升沿觸發，rst_n從0到1的上升沿與時鐘上升沿之間地時間差必須不小於recovery time才能保證寄存器恢復到正常狀態。1.2 Removal time：去除時間 複位時，在時鐘有效沿來臨之後複位信號還需要保持的時間為去除時間removal time。類似同步時鐘hold time。

如圖所示，rst_n為0表示複位有效，clk為上升沿觸發，rst_n保持為0經過clk上升沿後仍需要保持一段時間，才能保證寄存器有效複位，防止亞穩態。

2、畫出 Y=A+BC 的 CMOS 電路？

3、SDF 文件在 IC 設計中哪個階段使用？文件包含了哪些信息？

SDF ： Standard delay format,標準延時格式，是IEEE標準，它描述設計中的時序信息，包括cell delay 和wire delay。cell delay是指模塊內部的延時，wire delay是器件互連的延時。

4、畫出 4 分頻電路？

5、畫出 assign out = (a[3:0] != 4』b0001)的門電路？

a[3:0] == 4』b0001 -> out = 1』b0 ;

a[3:0] != 4』b0001 -> out = 1』b1 ;

6、 分析以下電路功能？

上圖左邊為一個16分頻的電路。

當 A 為低電平時，5個D觸發器全部複位，Y輸出低電平當 A 為高電平時，左邊4個觸發器開始分頻計數，計數到第4個觸發器輸出高電平（上升沿，分頻器半個周期，8個CLK周期）時，Y輸出高電平。

即個人覺得功能是 非同步複位 同步釋放 （這一題，如果覺得不對的話，請在微信公眾號「數字晶元實驗室」內回復正確答案，互相交流，共同學習） 非同步複位 同步釋放

7、 寫 verilog 代碼。輸入 in，輸出 out，對輸入 in 維持的周期進行計數 N：

如果 N<4，則 out 為 0，如果 N>4，則將 out 拉高，並保持 N/4個周期數，限定 N/4 不大於 6

使用狀態機，current_state == 0 : IDLEcurrent_state == 1 : 計數current_state == 2 : 計算out高電平持續周期current_state == 3 : 拉高out
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